请教个后仿的问题！

ztspac

VCS仿layout后的网表，不加SDF的时候，跑的功能没问题，加SDF后会报很多violation，VCS仿真的时候+not_notifier不检查timing的时候还是过不了；
后来发现buffer驱动能力不够，导致clock的边沿有10ps的X态导致的，后端修改完buffer后该问题消除；但是又有新的问题，一片红，
请教一下这种问题一般是从哪些方面着手考虑？ 还有 SDF里面不是只包含cell延时和wire延时吗，某些单元的驱动能力是怎么通过sdf在后仿中表现出来的？

请不吝赐教！

ps：加sdf和在vcs加delay_mode_zero仿真也过不了

sanfranc

(1) 后仿一片红，先查全局的时钟和复位电路，有MCU的检查MCU相关接口（数据、地址总线接口等），检查异步信号同步采样寄存器；
(2) VCS数字仿真没听说过有驱动能力的，你说的10ps X态可能是standard cell模型引起的，建议检查verilog模型。

个人观点，不一定对。

ztspac

回复 2# sanfranc

非常感谢你的回答；
我的design里面没有mcu  CPU之类的，是asic。
另外仿真库是用dc通过。lib库生成的

sanfranc

厂家提供的verilog模型不会有问题，只是后仿带延时信息后是否和你的设计匹配。
看verilog模型是确定某个standard cell是不是由于时延导致输出稳定前有一段X态。

仅供参考。

ztspac

回复 4# sanfranc
由于库的基本单元是我们自己画的，所以verilog模型是通过时序库.lib文件生成的（DC读入.lib生成.v的文件），不加SDF网表没问题，所以生成的verilog库模型应该没问题吧；我再跟前仿的波形对比一下 看看


谢谢

zw84611

网表和RTL或Testbench的接口处，要注意建立/保持时间问题。

ztspac

review

saipolo

buffer驱动能力不够会导致x态？？？你这是逻辑仿真，逻辑仿真从来没有驱动能力不够的说法！逻辑仿真出现x的原因无非是寄存器，存储器没有初始化，power off了，多驱了，时序不满足，z态值穿过了非逻辑，notifier被时序或者误操作笔误搞成x而导致q为x。

bysg312

请教一下，delay_mode_zero这个编译选项和nospecify的区别是什么呢，具体都是在什么仿真阶段使用呢？

wukgsun

出现一片红的情况下，是否还是会报violation？如果报，建议查看最早出现的violation时间点和一片红起始的时间点是否接近？如果接近，大概率是相应的violation造成的x态传播。