请问Encounter里如何保证端口是isolate的以及避免multiple_port_nets？

Veriart · 发表于 2015-9-20 08:03:11

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在DC里设置了
set_fix_multiple_port_nets -all -buffer_constants
set_isolate_ports [all_outputs]

但是在Encounter里P&R之后，发现又出现了没有isolated的ports的和multiple_port_nets，请问Encounter里应当如何设置才能避免？

谢谢！

bsbs525 · 发表于 2015-9-21 09:17:40

我遇到有这么一种情况，就是前端设计本身设计的问题，怎么综合，都会有multiple_port_nets~

Veriart · 发表于 2015-9-21 11:28:58

我遇到有这么一种情况，就是前端设计本身设计的问题，怎么综合，都会有multiple_port_nets~
bsbs525 发表于 2015-9-21 09:17

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我遇到的情况是，从DC出来的代码没问题，但是进了Encounter之后就不行了。我现在把所有驱动输出的cell都dont_touch了，算是一种解决方法，但不方便

icfbicfb · 发表于 2015-9-21 11:50:28

这个命令主要是dc综合用的，到了gate level通常没太多用处

edi我想也是基本ignore这方面的，你能举个具体的report看看么

Veriart · 发表于 2015-9-21 12:33:22

这个命令主要是dc综合用的，到了gate level通常没太多用处

edi我想也是基本ignore这方面的，你能举个具 ...
icfbicfb 发表于 2015-9-21 11:50

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斑竹，请问ICC有这方面的考虑吗？我觉得这个问题很重要。如果存在没有isolate的port或者multi-port net的话，STA的结果可能会没有意义。
我不知道什么report可以显示这个问题。我是查看的P&R之后的网表发现的这个问题。

另外还有一个问题，我们现在的芯片包含多个模块，这些模块是分别综合和P&R的，所以各个模块的clock insertion delay会有一些差别。但是因为整个电路是同步的，所以我们打算设计一个可编程的延迟模块来调整进入各个模块的时钟的delay，请问这种方法是比较常用的方法吗？

谢谢

Veriart · 发表于 2015-9-21 12:35:07

我遇到有这么一种情况，就是前端设计本身设计的问题，怎么综合，都会有multiple_port_nets~
bsbs525 发表于 2015-9-21 09:17

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我现在是把所有驱动输出端口的cell都dont_touch 了，算是一种解决方法，但是比较麻烦

icfbicfb · 发表于 2015-9-21 14:44:23

通常icc的设置也是 set_fix_multiple_port_nets -all -buffer_constants
或者直接-all 一个参数

multi-port net 用report_constraints -all_violatiors 可以看出来，

在顶层调整clock tree的delay来满足timing不就好了，让top来balance 各个tree delay
不需要写个单独的模块吧，太麻烦了，

renhonglei · 发表于 2015-9-21 15:15:16

请问版主这个multiple_port_nets应该怎么理解？没看懂！

icfbicfb · 发表于 2015-9-22 10:59:56

就是一个port连接了>=2 个net，

[求助] 请问Encounter里如何保证端口是isolate的以及避免multiple_port_nets？

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