DDR里的 parity latency？

dyytx · 发表于 2015-8-27 18:07:43

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DDR里的 parity latency指的是从收到指令到反馈结果的延迟吗，如果错误，反馈ALTER_n信号

qizhukanshuben · 发表于 2015-9-11 11:00:49

同问，求大神解释。

kka · 发表于 2015-9-20 09:03:53

樓主..請問您指的是 CL 嗎?

dyytx · 发表于 2015-9-20 21:07:17

回复 3# kka

不是，是PL

zengwb · 发表于 2024-8-29 11:27:52

本帖最后由 zengwb 于 2024-8-29 11:32 编辑

不是这样的，具体是：如果MRS设定了PL就使能了奇偶校验，PAR引脚需要根据所有覆盖引脚的信号中1电平的个数来补齐到偶数个1，当芯片接受不到偶数个1 ALTER_n信号才置0；而PL是在写入数据时数据线在开启奇偶校验时需多加上PL时间，如果没开启数据线数据就不加PL这个时间。-- ddr是偶校验

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