encounter问题求助

zhanggd · 发表于 2015-9-10 11:15:49

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各位好:
前端综合好的网表中有一些这样的module:假如该module的名字是A, 该module A的输出都是悬空的,所以在做完PR后,该module被优化掉了,请问我该怎么设置让工具不把该module被优化掉???
跟前端人员反馈过,他们说网表是根据上一版的网表修改来的,会有一些多余的东西,可以不用理会(我也是无语了,DC难道就不能优化掉),但是我在用calibre跑LVS的时候网表上仍然会有这些空的module的定义存在,而我的GDS中又没有这些空module对应的GDS,所以验证的时候还得将这些空module的描述在verilog中注释掉才能跑通过.

zhanggd · 发表于 2015-9-10 14:05:29

找到了一个选项setOptMode -preserveModuleFunction true/false:默认是false,不知道是不是这个,验证下再更新答案

icfbicfb · 发表于 2015-9-11 13:22:17

lvs的时候改spice啊，就是这样的

emerald1103 · 发表于 2015-9-11 13:43:09

回复 1# zhanggd
试试手工place之后fix住呢

bsbs525 · 发表于 2015-9-11 15:16:46

1.place的时候pre_place和in_place优化关掉，另外opt里面的simple netlist 和reclaim area 关掉，这样就不会优化掉了。（坏处是浪费面积）
2.其实有个更简单的办法，你导网表的时候，使用saveNelit 加个参数-flat 就好，这样子就可以过LVS了~

bsbs525 · 发表于 2015-9-11 15:18:48

原因是，不flat用hir的话，模块的port口，网表中还是有信息，就过不了LVS

wenjian07 · 发表于 2015-9-11 16:03:05

设置spare cell可以吗？

zhanggd · 发表于 2015-9-11 16:22:33

回复 5# bsbs525

目前是按照三楼icfbicfb的方法来的,试试你的方法,多谢了!

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