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查看: 3907|回复: 6

[讨论] 什么是High-Level Sythnesis Flow?

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发表于 2015-9-7 03:21:46 | 显示全部楼层 |阅读模式

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01.png
我们从RTL到GDS的过程也就属于High-Level Sythnesis Flow了?
发表于 2015-9-7 15:15:37 | 显示全部楼层
同问,帮顶顶下
发表于 2015-9-9 17:42:13 | 显示全部楼层
就是普通综合的意思
 楼主| 发表于 2015-9-9 18:16:34 | 显示全部楼层
回复 3# icfbicfb


   我也感觉是,但还有这么高端的名字,也是醉了。
发表于 2015-9-9 19:26:04 | 显示全部楼层
没见过,坐等牛人
发表于 2015-9-9 20:20:42 | 显示全部楼层
回复 5# yangzai1236


    silicon compiler

  cadence synergy

後出現 synopsys design compiler
  rtl = verilog/VHDL

system C

synopsys 分  rtl design compiler , 和更高階 behavior compiler
只有聽說過  behavior compiler

C synthesis tools

FROM WIKI




Catapult C 應該比較長聽到吧
发表于 2023-7-14 00:50:54 | 显示全部楼层
HLS for FPGA: Vivado HLS / Vitis HLS - Xilinx.
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