DC中还有什么办法可以用来优化时序

shajingwang

回复 8# icfbicfb

90nm工艺，周期8ns，signoff setup目标100ps；这是最差路径

****************************************
Report : timing
        -path full
        -delay max
        -input_pins
        -nets
        -group clk
        -max_paths 1
        -transition_time
Design : xxxxxx
Version: H-2013.03-SP1
Date   : xxxxxxxxxxxxxxx
****************************************

* Some/all delay information is back-annotated.

# A fanout number of 1000 was used for high fanout net computations.

Operating Conditions: WORST   Library: xxxxxxxxxxxxxxx
Wire Load Model Mode: Inactive.

  Startpoint: cmem0_idata0_2_x0_t0
              (rising edge-triggered flip-flop clocked by clk)
  Endpoint: p0_iu0/r_reg_X__DATA__0__1_
            (rising edge-triggered flip-flop clocked by clk)
  Path Group: reg2reg
  Path Type: max

  Point                                                                    Fanout     Trans      Incr       Path
  ------------------------------------------------------------------------------------
  clock clk (rise edge)                                                                       0.0000     0.0000
  clock network delay (ideal)                                                             0.0000     0.0000
  cmem0_idata0_2_x0_t0/CE (SRAM32x256_1rw)                0.3000    0.0000 #   0.0000 r
  cmem0_idata0_2_x0_t0/O[25] (SRAM32x256_1rw)            0.4399    7.2280     7.2280 r
  p0_ico_DATA__2__25_ (net)                                   2                      0.0000     7.2280 r
  U7839/IN1 (NAND2X4_LVT)                                              0.4399    0.0031 *   7.2312 r
  U7839/QN (NAND2X4_LVT)                                               0.2259    0.1000     7.3312 f
  n6244 (net)                                                                 1                 0.0000     7.3312 f
  U10454/IN4 (NAND4X0_LVT)                                            0.2259    0.0026 *   7.3338 f
  U10454/QN (NAND4X0_LVT)                                              0.2063    0.1177     7.4515 r
  n12688 (net)                                                               1                 0.0000     7.4515 r
  U12995/INP (NBUFFX2_LVT)                                             0.2063    0.0000 *   7.4515 r
  U12995/Z (NBUFFX2_LVT)                                                0.2224    0.1681     7.6197 r
  n6253 (net)                                                                  1                 0.0000     7.6197 r
  U6160/IN1 (NOR2X4_LVT)                                                0.2224    0.0057 *   7.6254 r
  U6160/QN (NOR2X4_LVT)                                                   0.1982    0.1084     7.7338 f
  p0_ico_DIAGDATA__25_ (net)                                       1                 0.0000     7.7338 f
  U6163/INP (INVX8)                                                          0.1982    0.0064 *   7.7401 f
  U6163/ZN (INVX8)                                                            0.0913    0.0476     7.7877 r
  n12470 (net)                                                                1                0.0000     7.7877 r
  p0_c0mmu_dcache0/ico_DIAGDATA__25_ (mmu_dcache_dsu1_drepl0_dsets2_dlinesize8_dsetsize1_dsetlock1_dsnoop6_itlbnum8_dtlbnum8_tlb_type2_memtech34_cached0)
                                                                                                          0.0000     7.7877 r
  p0_c0mmu_dcache0/ico_DIAGDATA__25_ (net)                                    0.0000     7.7877 r
  p0_c0mmu_dcache0/U3120/IN1 (NAND2X4)                           0.0913    0.0015 *   7.7892 r
  p0_c0mmu_dcache0/U3120/QN (NAND2X4)                             0.1396    0.0359     7.8250 f
  p0_c0mmu_dcache0/n2195 (net)                                       1                 0.0000     7.8250 f
  p0_c0mmu_dcache0/U3795/IN1 (NAND4X0_LVT)                    0.1396    0.0000 *   7.8251 f
  p0_c0mmu_dcache0/U3795/QN (NAND4X0_LVT)                     0.2330    0.0751     7.9001 r
  p0_c0mmu_dcache0/n2196 (net)                                        1                 0.0000     7.9001 r
  p0_c0mmu_dcache0/U3796/IN1 (MUX21X2_LVT)                     0.2330    0.0000 *   7.9002 r
  p0_c0mmu_dcache0/U3796/Q (MUX21X2_LVT)                         0.2136    0.2222     8.1224 r
  p0_c0mmu_dcache0/dco_DATA__0__25_ (net)                     2                 0.0000     8.1224 r
  p0_c0mmu_dcache0/dco_DATA__0__25_ (mmu_dcache_dsu1_drepl0_dsets2_dlinesize8_dsetsize1_dsetlock1_dsnoop6_itlbnum8_dtlbnum8_tlb_type2_memtech34_cached0)
                                                                                                               0.0000     8.1224 r
  p0_dco_DATA__0__25_ (net)                                                                   0.0000     8.1224 r
  p0_iu0/dco_DATA__0__25_ (iu3_nwin8_isets4_dsets2_fpu0_v850_cp0_mac0_dsu1_nwp2_pclow2_notag0_index0_lddel1_irfwt0_disas1_tbuf1_pwd2_svt0_rstaddr0_smp3_fabtech34_clk2x0)
                                                                                                                0.0000     8.1224 r
  p0_iu0/dco_DATA__0__25_ (net)                                                               0.0000     8.1224 r
  p0_iu0/U8838/IN1 (MUX21X1_LVT)                                             0.2136    0.0022 *   8.1246 r
  p0_iu0/U8838/Q (MUX21X1_LVT)                                                 0.1535    0.1789     8.3034 r
  p0_iu0/n5156 (net)                                                                2                 0.0000     8.3034 r
  p0_iu0/U4733/IN1 (NAND2X2)                                                    0.1535    0.0003 *   8.3037 r
  p0_iu0/U4733/QN (NAND2X2)                                                      0.0957    0.0519     8.3556 f
  p0_iu0/n5157 (net)                                                                 1                 0.0000     8.3556 f
  p0_iu0/U482/IN1 (NAND2X2_LVT)                                                 0.0957    0.0000 *   8.3556 f
  p0_iu0/U482/QN (NAND2X2_LVT)                                                  0.0925    0.0406     8.3962 r
  p0_iu0/n9627 (net)                                                                  1                 0.0000     8.3962 r
  p0_iu0/U7003/IN2 (NOR2X2_LVT)                                                 0.0925    0.0000 *   8.3962 r
  p0_iu0/U7003/QN (NOR2X2_LVT)                                                   0.0945    0.0506     8.4468 f
  p0_iu0/n9503 (net)                                                                    1                 0.0000     8.4468 f
  p0_iu0/U6986/IN1 (NOR2X1_LVT)                                                  0.0945    0.0001 *   8.4469 f
  p0_iu0/U6986/QN (NOR2X1_LVT)                                                   0.0895    0.0425     8.4894 r
  p0_iu0/n740 (net)                                                                     1                 0.0000     8.4894 r
  p0_iu0/r_reg_X__DATA__0__1_/D (SDFFX2_LVT)                              0.0895    0.0000 *   8.4894 r
  data arrival time                                                                                                             8.4894

  clock clk (rise edge)                                                                                          8.0000     8.0000
  clock network delay (ideal)                                                                                0.0000     8.0000
  clock uncertainty                                                                                              -0.2500     7.7500
  p0_iu0/r_reg_X__DATA__0__1_/CLK (SDFFX2_LVT)                                          0.0000     7.7500 r
  library setup time                                                                                             -0.1793     7.5707
  data required time                                                                                                               7.5707
  ------------------------------------------------------------------------------------
  data required time                                                          7.5707
  data arrival time                                                             -8.4894
  ------------------------------------------------------------------------------------
  slack (VIOLATED)                                                                                                                 -0.9187


1

Timme

回复  Timme

group_path -name reg2reg -weight 10 -critiacal 1.0
shajingwang 发表于 2015-8-22 09:38

                               
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你就设这么一句，作用是微乎其微的，有没有反效果都不好说。

shajingwang

回复 8# icfbicfb

版主 我把路径贴上上去了，工艺什么的也说了 ，您帮忙看看怎么回事

xpw

周期一共才8ns，光一个SRAM就占了7.228ns，似乎DC也不好办啊。要不换个SRAM？

icfbicfb

sram出来的path最好修了，在后端useful skew调整下就好了

dc没什么优化的空间了，都是combo cell，连个buffer都没有，

shajingwang

回复 15# icfbicfb




我已经用过useful skew了 版主；而且对于这种 launch cell和capture cell是同一个的sram  怎么解决呢

icfbicfb

这种path设计有问题吧， sram出来经过logic又回到自己，bist相关么？

贴个全的path看看

大龄文艺男青年

时钟8ns，sram占用了7.2 ， 如果不降频 ，肯定只能调usifulskew，dc已经没法再给你优化了，如果这些sram不多，还是有希望调好的。

Horizon00

可以通过 group-ungroup -retime timing 等方法，实在不行就用pipeline