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查看: 7686|回复: 9

[讨论] 关于verilog赋值时加延时能不能综合的问题

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发表于 2015-8-22 20:56:41 | 显示全部楼层 |阅读模式

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今天在一个verilog代码中看到一种赋值如下:
// delay scl_oen
    always @(posedge clk)
      dscl_oen <= #1 scl_oen;
代码的意思是把scl_oen延时一段时间。我想问的是这种加延时的赋值方式能综合吗?如果能,综合出来的是什么?以前在eetop上看到过一个帖子,说延时是不能综合的,只能用在testbench中。但他的报告中声称他的代码完全可以综合,而且经过FPGA验证。请问各位有什么见解?
发表于 2015-8-22 23:40:44 | 显示全部楼层
综合器会忽略延时
 楼主| 发表于 2015-8-23 08:57:22 | 显示全部楼层
回复 2# zzczx


   意思是延时不会综合出对应的电路了。
发表于 2015-8-23 11:33:03 | 显示全部楼层
不能综合,在这里加这个只是为了告诉仿真器不要误判
发表于 2015-8-23 19:13:10 | 显示全部楼层
可以综合,延迟被忽略,#1和不加这个的综合结果一致。#1只对非时序仿真有效。不影响综合,实现。
 楼主| 发表于 2015-8-23 19:34:21 | 显示全部楼层
回复 5# xcrabx77


   很好的见解,明白了,谢谢!
发表于 2015-8-23 22:55:07 | 显示全部楼层
會加延遲的原因是怕模擬時誤判.所以會加上#1.
除非你是做到post simulation才會有真的timing delay
 楼主| 发表于 2015-8-24 09:06:50 | 显示全部楼层
回复 7# kka

   对模拟时会误判这就话不太理解,能详细解释一下吗?
发表于 2015-8-25 10:02:00 | 显示全部楼层
应该不能综合
发表于 2015-8-30 09:16:44 | 显示全部楼层
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