求教大神们，FPGA 串并转换 ISERDES的问题

gaogangjie · 发表于 2015-7-30 10:03:15

明白了谢谢

gaogangjie · 发表于 2015-8-4 09:17:58

请教一下楼主，“Double Nibble Detect” 位什么只有单线模式才会存在这个呀？

gaogangjie · 发表于 2015-8-12 09:59:32

请教一下大神，“AdcClk.vhd"中” ReturnState <= State;“ 执行了什么操作呀？感觉什么都没做呢

NANHU_BRUCE · 发表于 2015-8-27 16:32:43

学习中

320070921971 · 发表于 2015-8-28 16:59:43

回复 33# gaogangjie

这句话很重要的，意思就是执行一个状态以后要返回以前的某一个状态。我也是看了很久才明白的，这句话是整个程序里很关键也很经典的一句话，你仔细看代码，再分析一下，没有这句话，这程序就废掉了~

pingis58 · 发表于 2016-2-26 14:09:30

回复 30# 320070921971
请问楼主，最近也在看这方面的问题。接入后的时钟，说是要对齐到数据的中间。但我不知道用什么方法去对齐。好像是调整idelay的TAP值。但这个最佳值如何获取呢？

polozpt · 发表于 2016-3-3 10:41:52

回复 1# 320070921971

可以的，sdr模式，2 wire ISERDES 用3位就可以，P，N分开，可以拼成12bit

道冠古今 · 发表于 2016-3-3 10:51:27

看看。。。。。。。。。。。。。。。。。。。。。

hanbenguang · 发表于 2017-1-24 20:52:21

谢谢分享

S900827 · 发表于 2017-2-9 21:46:09

我也遇到12位ADC的问题，楼主能帮忙吗

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