FPGA程序烧写后短路

sy481753

回复 8# wsz561208


   您用过XILINX的V5系列的FPGA吗？

wsz561208

回复 11# sy481753
我用的是XILINX V6，这些都属于大功率的器件，电源模块直接用万用表测试的话，可能是“短路”，其实不是短路，不同的万用表的相应不同，有些在30欧姆以内万用表就相应短路，比如X86的COMe的12V电源模块用完用测试就是“短路”，但是实际是正常的。

sy481753

回复 12# wsz561208


   我明白您说的那个意思，我板子上1V和地的电阻很小，用万用表测也报警。但是之前3.3V确实短路了，上电后电源模块输出不是3.3，是0.7左右，电源模块烧坏前静态测量也不是短路。  我想问下，您用过生成的FIFO核吗，我现在把以前V2的程序移植到V5上，代码应该可以直接移植，不过V2生成的异步FIFO6.1在V5上不支持，V5需要重新生成IP核，结果发现功能实现不了，可以确定硬件电路没问题，程序也烧写进去了（通过给几个测试点赋值确定的），您知道什么原因吗？

wsz561208

我没有移植过V2到V5，但是我移植过V5到V6。我认为你可以这样确定。你打开V2和V5的fifo生成过程的界面，对比一下差异和生成后.v文件，看一下接口等不是不一样，V2的fifo这些核应该能被高版本的兼容。你用你的工程确定一下

sy481753

回复 14# wsz561208


   您好，目前初步排除FIFO的问题，我把V2上的FIFO核也用新版FIFO重新生成，结果V2的板子功能是正常的，目前还在找V5的板子功能不能实现的原因。请问下，您移植V5到V6的时候，程序有什么改动吗？

wsz561208

fifo没有改动，PCIE等大的IP核需要改动。

wsz561208

上一条忘记说明了，大的ip核需要重新生成，一下，接口可能就要变了

sy481753

回复 17# wsz561208


   好的。目前还在调试中，发现FPGA和DSP之间通讯有问题，感觉原因可能是V2和V5速度不一样，V2选的是中速（2），V5选定呢也是中速（5），感觉是不是时序有点问题。

sy481753

回复 17# wsz561208


   板子调通了，不过之前板子不通的明确原因还没有找到。我以前程序是在ISE10.1下生成的，当想用chipscope看下数据的时候，发现以前这个ISE没有装CHIPSCOPE，而且我新下载的CHIPSCOPE也装不上，然后我就重新下了个ISE13.4，结果重新生成工程之后，程序大部分功能实现了。当我在程序里加了一些测试点，把生成工程时用的VHDL文件（真正工程里的VHDL文件只改了下FIFO的信号名）删除后，发现程序功能全部实现。不明白是什么原因导致之前板子不通，在找原因。