寄存器赋值加延时

谁枫而飘 · 发表于 2015-7-16 09:20:46

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看见过这样的代码：always@(posedge clk or negedge rst_n)

if(!rst_n)
q <= d;
else
q <= #DELAY d;
这里面的#DELAY有什么用啊？是为了保证采样数据的正确吗？

gransport · 发表于 2015-7-16 21:33:37

仿真用吧，综合无效

谁枫而飘 · 发表于 2015-7-16 21:50:50

回复 2# gransport

仿真好像也没有用啊？

418478935 · 发表于 2015-7-17 01:26:29

回复 3# 谁枫而飘

模拟信号在FPGA内的延迟

谁枫而飘 · 发表于 2015-7-17 08:08:37

回复 4# 418478935

好像只有这个功能了，不用可以吗？

muzilinvkouyue · 发表于 2015-7-17 08:49:00

仿真时用来模拟线路传输延迟的，综合时会被忽略掉。

johnli330 · 发表于 2015-7-17 09:39:42

去掉也可以，这个应该是为了查看波形方便，如果没加先后关系(posedge clk和q的变化点)波形就看不出来。
没加的话仿真工具也是能够判断先后的。
综合后本身就会产生delay。

谁枫而飘 · 发表于 2015-7-17 13:12:48

回复 7# johnli330

那加了，会不会用buffer代替1ns呢？

johnli330 · 发表于 2015-7-17 14:55:56

回复 8# 谁枫而飘

不会，综合工具会无视这个delay声明的。

谁枫而飘 · 发表于 2015-7-17 16:59:43

回复 9# johnli330

3q了

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