设为首页收藏本站

eetop公众号

创芯大讲堂

创芯人才网

切换到宽版

手机号码，快捷登录

创芯云服务 : 创芯大讲堂 | 创芯人才网 | 数字IC职业培训 EETOP诚邀线上IC培训讲师!

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › 全局时钟走线不同版本延时不同

12 / 2 页下一页

发新帖

查看: 3379|回复: 12

[求助] 全局时钟走线不同版本延时不同

发表于 2015-6-24 09:26:31 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

背景：使用进位链来构成延时链，比较关注不同版本下延时的固定性。

时钟已经上了全局，并做了约束，上G7,不同版本发现，对于同一个寄存器，从G7_CTRL到寄存器的时钟走线延时不同，想请教一下这是为什么呢？已经成功上了全局，走线路径就已经固定了吧，为什么不同版本，延时还会有变化呢？
具体的路径延时情况看附件。我应该怎么做才能保证时钟走线延时每次都一致呢？
求救各位大侠！

版本2.jpg

版本2.jpg

版本1.jpg

回复

发表于 2015-6-24 21:15:37 | 显示全部楼层

回复 1# hba24

帮你顶起来

回复支持反对

楼主| 发表于 2015-6-25 10:45:23 | 显示全部楼层

回复 hba24

帮你顶起来
lcxi2727 发表于 2015-6-24 21:15

登录/注册后可看大图

多谢兄台！！！

回复支持反对

楼主| 发表于 2015-6-25 13:38:56 | 显示全部楼层

求助！

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2015-6-25 16:22:20 | 显示全部楼层

哪位大神可以解释一下？扫个盲！

EETOP创芯人才网简历投递入口

回复支持反对

楼主| 发表于 2015-6-26 11:31:19 | 显示全部楼层

求助！

EETOP创芯人才网职位发布入口

回复支持反对

楼主| 发表于 2015-6-27 08:56:30 | 显示全部楼层

求助！

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2015-6-28 10:12:16 | 显示全部楼层

后端的貌似懂得人少一点

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2015-6-28 21:04:29 | 显示全部楼层

两个时钟延时不同是因为两个布线结果中，CLKCTRL_G7的驱动数不同，一个为2566，一个为634.虽然，硬件中使用的路径是一致的但是，由于驱动数较多时，容性负载增加，会导致延时增加。导致驱动数不同，应该是不同版本综合结果的不一致导致的。

EETOP创芯人才网简历投递入口

回复支持反对

楼主| 发表于 2015-6-29 09:32:02 | 显示全部楼层

本帖最后由 hba24 于 2015-6-29 09:36 编辑

回复 9# tao2000

非常感谢！！！我还想问一下，驱动数增加，容性负载增加，但是有的寄存器的延时是没有变的，有的是增加了的，也就是两个寄存器时钟走线skew也在变，我的意思是理论上，要增加，应该都增加吧？

版本1_reg[78].png

版本1_reg[82].png

版本2_reg[78].png

版本2_reg[82].png

回复支持反对

12 / 2 页下一页

发新帖

高级模式

B Color Image Link Quote Code Smilies

您需要登录后才可以回帖登录 | 注册

本版积分规则回帖后跳转到最后一页

关闭

站长推荐 /2

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2024-11-26 01:51 , Processed in 0.025843 second(s), 9 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表