关于cross clock domain (fast to slow)的一个小问题【已解决】

jiazhang

回复 10# fman


如图中所述：如果0时刻发射的数据不会被接收，那就没有必要用这个launch edge来检查hold啊？

hold是为了让当前launch edge发射的数据不会把前一个launch edge发射的数据覆盖掉；既然当前这个launch edge(如0时刻)

发射的数据不会被接收，也就是说不会将前面时钟沿的发射的数据覆盖掉；那检查这两个沿之间的hold没有意义啊

fman

对应有两个hold 检查。一个是 4 -> 4之间的检查，一个是2-> 0之间的检查。很明显 4->4 (等效于0->0)之间的检查是最严的。

jiazhang

回复 12# fman

额 ，可能我还是没有说明白：

首先，hold check是为了让当前launch edge发射的数据不会把前一个launch edge发射的数据覆盖掉；

然后，如果用 4(lanuch)->4(capture) 来检查hold的话，因为4(launch)这个沿发射出去的数据不会被第二级寄存器任何一个时

钟沿来接收

最后，也就是说4(launch)这个沿根本没有必要做hold检查，因为它发射的数据不会覆盖任何其它沿发射的数据

fman

回复 13# jiazhang

首先你要明确sta工具是不关心功能的，他只是按照你的约束去做timing 检查而已。如果你默认什么约束都不给，那么他就按照我的图的上半部分去做检查。
第一步是确定哪两个沿之间的setup检查是最严的，然后根据这两个时钟沿按照我前面帖子里面的原则去选择选择一个最严的hold检查的时钟关系。
图里面所示，就是4->4之间的检查对于hold来说是最严的。之所以sta工具报出来的是0->0,而不是4->4是因为这两个沿在sta工具看起来是完全等效的而已. 没有必要在launch和capture clock上都加一个时钟周期而已。

jiazhang

回复 14# fman

我想了想，应该是这样的：

setup的检查没问题，也容易理解；对于hold check来说，如果不设置约束，工具检查的是 min{launch像右移动一个时钟沿，capture不懂；launch不懂，capture向左移动一个时钟沿}  


这个就是工具分析是实际电路中不同，工具分析总是按照保守来计算，就像noise对时序的影响，noise有可能使时序变好，但是工具分析noise的时候，总是按照时序变差来分析；


多谢你了！

jiazhang

回复 14# fman
你好啊，我又想了下，觉得还是存在一些问题

“[size=14.3999996185303px]第一步是确定哪两个沿之间的setup检查是最严的，然后根据这两个时钟沿按照我前面帖子里面的原则去选择选择一个最严的hold检查的时钟关系”


如你上面所说，sta工具检查hold选择两者其中一个较为严格的，但较为严格的并不一定在真实的电路中存在的，如检查hold的时候用的是capture1 edge，但在电路中hold真实的检查应该用capture2 edge；


照这样看来，sta分析之后，即使hold有违例，实际电路也可能是没问题的；


分析一下有违例的hold路径，如果发现和上面说的一样，即工具检查的capture沿和时间的capture沿不一样，因为工具是按照最严的去检查，那是否可以说明我这条path不用fix了呢？

fman

回复 16# jiazhang 你只要记住了，hold 检查是跟随setup检查的。也就是说setup检查的关系一旦确定，hold也就确定了。
你不能脱离setup去谈hold.

liuyx123