FIFO的verilog代码，和测试代码

lxy2730 · 发表于 2015-5-29 09:57:50

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fifo.rar (1.48 KB, 下载次数: 327 ) 带almost——full和empty的verilog源代码，希望和大家交流学习

e1046895359 · 发表于 2015-5-29 10:02:23

谢谢分享

huage151 · 发表于 2015-5-29 11:05:35

需要Verilog版本

alexsss · 发表于 2015-5-29 11:42:35

回复 1# lxy2730

缺 inputfile.dat

murphy522 · 发表于 2015-5-29 18:14:20

用xilinx的童鞋。告诉你们直接用mig产生一个参考设计，里面就带了 FIFO , 要研究原理自己去找吧

xjnguiji · 发表于 2015-6-3 14:34:26

小伙子代码风格不行啊。
尽量一个always块定义一个信号。你要写到一个块里，每一个分支都要把所有的信号都明确赋值。
而且你这个begin end块里面不能if if这样并列写。
另外逻辑也不对。指针循环加1，你的空empty产生不对，仔细想想。

liujing123 · 发表于 2015-8-10 16:04:28

学习了，谢谢。

琴声悠扬 · 发表于 2015-9-24 23:52:56

谢谢不错

林缘 · 发表于 2015-9-26 07:54:15

看看，看看

QQben · 发表于 2015-11-2 13:44:13

谢谢分享

[资料] FIFO的verilog代码，和测试代码