ICC 中 write_verilog问题

hygfreedom · 发表于 2015-5-15 18:24:04

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怎样用write_verilog只写出top下的子design的netlist verilog？？求高手指点！！！！！！！！！！！！

hygfreedom · 发表于 2015-5-15 18:31:58

自己顶起来

大龄文艺男青年 · 发表于 2015-5-16 15:15:54

write_verilog -top_only

rexue5495 · 发表于 2015-5-17 08:35:45

top—only正解啊，我就是这么写

icfbicfb · 发表于 2015-5-18 17:45:33

icc 没这个功能， link完了以后就只能写出top 为top的网表了，

hygfreedom · 发表于 2015-5-26 03:43:47

回复 4# rexue5495

top only，就只能写top层的，我想要的的底层其他module的。

hygfreedom · 发表于 2015-5-26 03:44:34

回复 5# icfbicfb
请问，那用什么工具可以得到，在这里先谢过了

icfbicfb · 发表于 2015-5-26 08:14:24

encounter 可以，

saveNetlist -module modulename

loveheihei · 发表于 2015-5-26 14:36:18

你可以先write_verilog -macro_definition ，然后去把输出的top删掉就只剩下module的了

[求助] ICC 中 write_verilog问题