RC综合后，需不需要仿真结构级的verilog代码？如何仿真？请大牛们指点

西边的鸵鸟

RT。RC综合后，需不需要仿真结构级的verilog代码？如何仿真？请大牛们指点，我刚接触后端，不是很懂！谢谢

西边的鸵鸟

顶一下呗，大牛们去哪了？

icfbicfb

你说的是综合后仿真吧，  这个有的人做的，有的人不做，

通常在最后后端做完 用sdf反标一次再做， 这个仿真找前端的人问吧，后端只能是辅助你，原理不清楚的

西边的鸵鸟

回复 3# icfbicfb
恩，是的。在后端完成后再做仿真也可以（好像是必须的吧），我现在的问题是不清楚.sdf文件如何反标？
我在一本书上看到这样一句话，"为了使SDF标注能工作，读者的每个标准单元都必须包含说明时序的specify块的verilog描述。"
specify
（A=>Y）=（1.0,1.0）
（B=>Y）=（1.0,1.0）
endspecify
我也不清楚现在用的.18标准单元库有没有这个specify块的verilog描述，我在库文件里面看了，没看到有specfy，只看到
schematic
layout
symbol
abstract
这些，没有specify块。若是没有的话，是不是我做完后端也没有办法标注.sdf文件？
请你指导一下，谢谢了。。