verilog中if（ei==1）是否与if(ei)含义一样？

gaoyin211 · 发表于 2015-4-5 16:00:09

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jasper0608 · 发表于 2015-4-5 17:03:53

我覺得一樣

gaoyin211 · 发表于 2015-4-5 17:13:06

回复 2# jasper0608
不一样，if (ei == 1),只有当ei等于1时，才为真，其他情况均为假;
if (ei),只要ei不为0，均为真

kka · 发表于 2015-4-5 19:01:04

這個問題很有趣...以我的拙見..我認為兩個是相同的

Timme · 发表于 2015-4-5 19:02:26

ei为单比特时完全一样，但和"ei?...:..."或者case(ei) 1:...不一样。

你可以通过穷举ei的“0、1、X、Z”四个值在仿真器中验证。

gaozhiqiang · 发表于 2015-4-5 20:31:22

这个问题有趣

jasper0608 · 发表于 2015-4-5 21:36:26

先定義ei的型態
如果是"0, 1, X, Z"，那結果應該是相同的，可仿真驗證一下
如果是integer, float...，那結果就不同了。

菜鸟要飞 · 发表于 2015-4-6 09:10:13

这个问题有趣

glace12123 · 发表于 2015-4-6 23:14:42

一样的，因为现在的综合器早就考虑到一点了。。。。

xduryan · 发表于 2015-4-7 09:14:40

Xilinx的xst认为，‘1’为true，‘0、x、z’均为false，个人认为这两种写法在具体实现的时候是一样的，不过最好不要为了省事写为if(ei)的形式，不方便阅读

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[讨论] verilog中if（ei==1）是否与if(ei)含义一样？