如何约束generated_clock

梦想的东南 · 发表于 2015-3-31 08:51:30

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RTL中有一句话assign clk_en=~(~clk_in),其中clk_en是output port，clk_in(主时钟)是input port，我想问一下在后端这个clk_en应该设定为generated_clock吧，那在DC和ICC中如何约束这种generated_clock呢？？

icfbicfb · 发表于 2015-3-31 13:38:32

写好sdc就行了，没啥特殊的

梦想的东南 · 发表于 2015-3-31 14:06:03

回复 2# icfbicfb
我这样设置了这个clock：create_generated_clock -name CLKGEN -multiply_by 1 \
-source [get_ports tx_clk] [get_ports daad_clk]
这样在DC中对这个generated clock需要设置latency，transition或者dont_touch等之类的属性吗

icfbicfb · 发表于 2015-3-31 16:46:51

你就和他的master clock设一样的约束就行了，本来就是同源clock

梦想的东南 · 发表于 2015-3-31 19:17:39

回复 4# icfbicfb
恩恩，好的，谢了哈

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