verilog求助

headinghy · 发表于 2015-3-30 14:46:53

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本帖最后由 headinghy 于 2015-3-30 14:49 编辑

求助verilog大侠请问 assign a= #5 b+c ；这种延时语句为什么通不过编译，提示不应该出现# ，但是我查的可以用这种方法

wzc92 · 发表于 2015-3-30 17:52:02

a有初始值吗？这样的语句，貌似我是第一次见~

headinghy · 发表于 2015-3-30 19:18:00

回复 2# wzc92

我没有给初始值这是我写在testbench中为了测试方便的想求出一个信号经一段时间延时后的值请问应该怎么写

headinghy · 发表于 2015-3-30 19:18:57

回复 2# wzc92

没有设置我是写在testbench中想求出信号经过一段时间延时后的信号

gaozhiqiang · 发表于 2015-3-30 20:31:58

你可能没有'timescale 1ns/1ps

headinghy · 发表于 2015-3-30 20:57:12

回复 5# gaozhiqiang

有呢我写了

894438252 · 发表于 2015-3-31 19:57:31

#5 a = b + c;

Holon_zhang · 发表于 2015-4-8 09:43:08

回复 1# headinghy

assign #5 a=b+c ；

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