求教ISE乘法器IP核的问题

wang9n · 发表于 2015-3-28 12:50:22

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ISE中自带的乘法器IP核如何设置延时2个时钟周期？为什么我生成的时候没有latency这个选项，生成后的xco文件中貌似也没有延时，但是生成的vhd文件中却有这么一句 “c_latency => 2”。请教高手，这怎么理解？是乘法器IP核每运算一次本身需要时延2个时钟周期，还是通过参数控制的？小弟新手，不太明白阿，希望高手帮帮忙，万分感激！

glace12123 · 发表于 2015-3-28 23:51:24

1、乘法器是个很简单的IP，仿真下就知道到底要几个latency，xilinx的手册有时候写不全，IP还是要经过仿真才敢用。
2、如果不是用DSP slice，感觉自己写一个更好，有多少延迟自己能控制。

冬天之后 · 发表于 2015-3-29 22:27:53

乘车器 IP核怎么没有ready 标志

wang9n · 发表于 2015-3-30 22:20:43

回复 2# glace12123

谢谢你的回复！你的意见非常好！我仿真后发现latency是生成IP核时pipeline stages设置的，我是个新手，自己写乘法IP估计还需时日，不过我又发现一个问题，当生成IP核时将pipeline stages设置为0（也就是没有时延），然后再modelsim中仿真会出错，不知为何？

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