Xilinx的PLL问题

求学求知 · 发表于 2015-3-24 10:59:06

您需要登录才可以下载或查看，没有账号？注册

x

我想将FPGA输出的信号跟输入信号的频率一致，相位相差90度。输入信号的频率是5KHz，输入信号需要先进行算法处理后，才能输入给PLL，请问可否使用PLL的原语去实现？

xduryan · 发表于 2015-3-24 12:08:37

xilinx的pll输入时钟有个频率范围，你看看你的5Khz在不在范围内

pengpwn · 发表于 2015-3-24 14:58:13

5KHz，太慢了吧，用FPGA真是浪费……

求学求知 · 发表于 2015-3-24 16:17:41

回复 2# xduryan
我看了Xilinx相关资料，针对于PLL的IP核设置里，输入范围都是MHz级别的，我不清楚PLL的原语对输入时钟信号要求。

求学求知 · 发表于 2015-3-24 16:23:02

回复 3# pengpwn
这个PLL锁定只是处理的一部分

xduryan · 发表于 2015-3-24 16:53:40

回复 4# 求学求知

一样的，IP核就是基于原语的，或者说FPGA设计实现时最后都是用Xilinx的原语实现的

rocketqq · 发表于 2015-3-24 20:17:08

5KHz，不用PLL也能用吧……？

xduryan · 发表于 2015-3-24 20:26:05

回复 7# rocketqq

弄个计数器就行

gg9132qq · 发表于 2015-3-24 21:42:50

回复 4# 求学求知

5K应该锁不住，PLL是硬核，是资源，原语，调用ipcore 本质是一样的

求学求知 · 发表于 2015-3-24 23:00:55

回复 6# xduryan

谢谢啊。这样PLL用不了，那就得自己构造PLL来调整输出的频率和相位与输入的一致了，工作量得大大加大了。

[求助] Xilinx的PLL问题