system verilog 采用modelsim编译类问题

myhedwig

刚学习SV，自己按照教材搭建了一个仿真平台。之前遇到了一个问题，就是两个类在两个SV文件中(A.sv   B.sv)，跨文件相互引用声名时(A中用了B类)，Modelsim总是认为类没有定义。后来采用"include B.sv"放在A.sv开头，这个问题就解决了。于是我把所有的跨文件引用的类都加了include，结果这回总有几个文件报错，说Typedef 'XXX' multiply defined。请问这是怎么回事？是我代码的问题还是别的什么原因导致的？

A1985

typedef A class

lylchmm

你改成包，在定义的文件中，加上ifndef XXX, 然后 def XXX, endif
，加在你要设计的文件中，这样就不会重定义，你最好保证不要重定义

heyitsyou

回复 3# lylchmm


   同上