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Power distribution network design method based on frequency-dependent target impedance for jitter design of memory interface Yasuhiro Ikeda, Masahiro Toyama, Satoshi Muraoka, YutakaUematsu, and Hideki Osaka Yokohama Research Laboratory, Hitachi Ltd., 292 Yoshida-cho, Totsuka-ku, Yokohama, Kanagawa 244-0817,Japan yasuhiro.ikeda.tt@hitachi.com, +81-50-3135-3461 日立公司 本文以DDR3L-1333接口为例，从降低输出IO 抖动角度来优化PDN 设计。 该PDN 设计方法的基本流程如下， 先根据计算出来 的PDN 阻抗曲线反谐振点， 划分出三个频段，然后在每个频段，根据IO 缓冲器 抖动对电源噪声的敏感程度，分别设定最大可允许的抖动， 再推导出每个区域允许的最大电源噪声。同时根据IO 缓冲器的切换电流， 计算出每个频段的最大电流，最后通过电流电压的关系， 计算出每个频段的目标阻抗。 该接口有9个8 bit DDR3L颗粒， 双面贴装， 5个和控制器在正面， 4在背面，推测其中一个是ECC校验。 电源电压1.35V。 DDR3L 最大Burst 长度可到8bit,所以仿真码型设置为PRBS2^8-1。 输出没有端接匹配。 SPICE 仿真可以看出每个IO缓冲器切换时的瞬态电流可达23mA, 这个值和我们在IBIS模型时经常看到的8mA/12mA不是一个概念。一般允许的电压波动范围是5%,据此可以估算出目标阻抗为~41mOHM, 串扰的PDN 设计方法就是以此目标阻抗进行设计的。经常需要大量的滤波电容，才能在整个频段范围内满足目标阻抗要求。 第一步：频段划分 作者没有太多解释，直接分为频段1（1Hz~10MHz），频段2(10MHz~1Ghz),频段3（1GHz）, 不清楚为何这样划分。 第二步：计算抖动敏感度
因为之前的仿真显示， 抖动和电源噪声的关系，随着频率增加而下降，所以，对每个频段，我们使用正弦波模拟电源噪声时，频率选择该频段的最低频率，幅值从0V到0.06V， 0.01V 步长， 测量缓冲器输出抖动。抖动在Vref处测量，输入码型为2^8-1 PRBS。输出端接为60欧姆上拉到VTT=VDD/2。 仿真结果显示抖动对低频噪声比对高频噪声更敏感。另外，也可以看到抖动随着电源噪声增加而增加。 再就是由抖动指标确定允许的电源波动 我们假设允许5%UI的抖动，也就是37.5ps, 三个频段分配如下： 频段1 3.5ps, 频段2 32ps，频段3 2ps(不清楚分配原则， 可能是随便拍，只要总抖动不超就行), 可以推导出允许的电源噪声分别为2mV,60mV,5.5mV。 第三步 计算各频段的电流 对8个IO 进行瞬态分析，计算开关电流，然后FFT 转换到频域， 按照三个频段分开后， IFFT到时域， 各频段最大电流如下：2.5mA,30mA,28mA。 第四步 计算每个频段的目标阻抗 Z1=2mV/(2.5mAx9bus)=0.089OHM，Z2=0.222OHM，Z3=0.020OHM (这里的9 bus 应该指9个DDR3L颗粒) 该方法的价值在于，对于谐振的目标阻抗超标，是否要优化，降低多少合适，传统的目标阻抗要么无法解决，要么需要大量去耦电容，用这个方法，可以给出具体指标，且可与输出抖动直接联系。 按此目标阻抗设计PDN系统，相较传统方法，估计也可节约大量电容。 实际测试采用安捷伦9404A示波器（4GHz带宽？），分别测试只有一个DQ bit翻转和所有9个颗粒72个DQ bit翻转的眼图，两种情况下DQ 眼图抖动相差20ps，证明 SSN 引起的抖动满足5%UI的预设目标要求。 | 
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发表于 2015-2-5 16:38:21
