向各位大大们求教verilog编程的问题

chz100 · 发表于 2015-1-11 18:48:53

您需要登录才可以下载或查看，没有账号？注册

x

两个reg型变量c1和c2相除，可以直接c0<= c1/c2 这样写吗？

arthur_wang_orz · 发表于 2015-1-11 19:42:54

不可以

A1985 · 发表于 2015-1-11 20:12:32

仿真可以，如果有IP除法核，或RTL或许能可以。

chz100 · 发表于 2015-1-11 20:29:54

回复 2# arthur_wang_orz

那该怎么编写啊，求指教！

arthur_wang_orz · 发表于 2015-1-11 21:47:50

回复 4# chz100
百度，移位除法器

xiaolisheng · 发表于 2015-1-14 23:31:27

C1,C2都是变量吗？

richardxingxing · 发表于 2015-1-15 18:45:16

这个要看综合工具里有没有对应的库了，但速度一般不高。如果速度要求高的话，还是移位多拍做比较好

glace12123 · 发表于 2015-1-16 00:39:25

说明一点，你对你设计的电路，根本不熟悉。。只是把verilog当成软件代码在写。。

[求助] 向各位大大们求教verilog编程的问题