[请问verilog建模问题] 如何对可变延迟器件建仿真模型？

sjtusonic

我编写了一个这种模型：

module delaycell (delay,in,out);
   input [7:0] delay;
   input in;
   output out;

   assign #delay out=in;


endmodule


希望out信号是in经过delay这一延迟之后的信号。

我仿真时发现，delay值较小时（0-52），out值合乎要求，是in信号加延迟；但是当delay值增到52（00110100）时，out就不随in变化了。

请问这个语法是有什么特殊限制吗？

有没有更好的方式来给这种电路建模？

谢谢！

glife

delay大的时候in变化不能太快

sjtusonic

   

delay大的时候in变化不能太快
glife 发表于 2014-12-28 11:45

                               
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    这个问题跟timescale的设置有关系吗？
    我确实有这种需要啊：比如delay要能大于in信号的周期的80%，请问这该怎么办？

hxx52021

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    这种可变延时单元怎么实现呢大神？

wzh27

You are using inertial delay by "assign #delay out=in"
Inertial delay will filter small pulse with width < delay.
If you wan to model such delay, you should use transport delay model, but it may be not what you actually want.
Sorry can't type Chinese on company computer.

sjtusonic

   

hxx52021 发表于 2015-4-24 11:21
回复 1# sjtusonic

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