CDR环路参数设计问题

hustcg · 发表于 2014-11-27 17:54:02

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请问在CDR里如果VCO采用multi-band，那么在理论计算环路参数时应该用整体的Kvco，还是单个band的Kvco'？在环路仿真时，我先没有加AFC模块，而是把VCO固定在某个band上（固定开关电容阵列的控制字），这时候仿真出来的环路特性和带AFC自动选带的情况会有什么重要区别？（除了锁定时间）
请不吝赐教~

seles314 · 发表于 2014-11-27 18:53:33

环路计算的时候用单个band的kvco
你没有带AFC，可能会出现AFC选的band和你手动选的不一样，CDR在lock的时候vc波动时靠近band边缘，产生一些非预期的效应

hustcg · 发表于 2014-11-27 19:27:27

回复 2# seles314

谢谢你的回复，还有个问题，请问如何仿真得到整个CDR输出时钟或数据的噪声或抖动信息？在cadence直接跑环路的pss+pnoise总是无法收敛，不知道还有没有其他办法？

seles314 · 发表于 2014-11-28 17:59:49

CDR的close loop 跑pss+pnoise很难收敛。因为不是稳定的周期信号。
你需要得到CDR输出clock的抖动可以仿真输入稳定data时的tran 的eye，再加上跑pss得到的random noise。

hustcg · 发表于 2014-11-29 09:51:20

回复 4# seles314
嗯，我把输入数据用周期方波代替也是不收敛；
关于输出时钟的眼图，得到的是peak-peak jitter吗？
单独跑pss可以得到random noise？

edwardk · 发表于 2018-12-24 08:12:12

学习中。。。。

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