Fast to Slow Clock Domain 慢时钟采快时钟数据的问题【已解决】

522526tl · 发表于 2014-11-19 11:14:28

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本帖最后由 522526tl 于 2014-11-25 12:00 编辑

对于慢时钟采快时钟的数据：

想问下，在 0ns时刻，只是检查hold，而不launch data(发射数据)吗，如果发射，那么是由哪个时钟沿来接收(capature）data的呢？比如10ns发射的数据由20ns的capature来接收，那0ns发射的数据由哪个时钟沿接收

zero_0 · 发表于 2014-11-19 14:50:45

needn't

522526tl · 发表于 2014-11-19 14:57:06

回复 2# zero_0
恩，那再接着问一个啊，检查hold时候的capature沿是检查setup是时候的capature沿的前一个沿，对于上图就是0ns时候的沿，
那为什么launch沿也要跟着前移一个呢

zero_0 · 发表于 2014-11-20 10:27:59

回复 3# 522526tl

Do you know why need to check setup/hold? How to affect design if timing violations exist?

522526tl · 发表于 2014-11-25 12:00:43

明白了，fast to slow时候中间要用FIFO等来缓存数据

woody0921 · 发表于 2014-11-26 00:20:31

本帖最后由 woody0921 于 2014-11-26 00:29 编辑

回复 1# 522526tl

如果不设置multicycle_path, DC/PT自动设置应该是：建立和保持时间都是一个快速时钟的周期。从第二个快速时钟的上升沿（10ns)算起，建立时间是到慢速时钟的下一个上升沿(20ns)，保持时间是到慢速时钟的前一个上升沿(0ns).
这里的假设是两个时钟是同步，同源的

michxia · 发表于 2014-11-26 09:35:45

楼主CLKM频率是CLKP的两倍，如果按照普通的设计，都是上升沿变化，CLKM发出两次数据而CLKP只接收一次，一定要丢掉一次。

522526tl · 发表于 2014-11-26 10:28:26

回复 7# michxia
不可以用 FIFO来缓存吗
这样不就是丢不掉了是吗

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