DC综合 read_verilog和current_design的问题

522526tl · 发表于 2014-11-12 15:01:08

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DC设计时需要读入.v文件，想问下 read_verilog 时读入所有的.v文件还是只需要读入顶层.v文件还是都可以？还有那个 current_design 后面写什么，比如我总共有3个 .v文件，1.v 2.v 3.v顶层文件是 top.v 那么是不是就可以直接写
current_design top
link

icfbicfb · 发表于 2014-11-12 15:17:34

所有 .v 都读入

522526tl · 发表于 2014-11-12 15:22:00

回复 2# icfbicfb
哦，多谢版主，那current_design后面呢写什么只写顶层文件 top吗

haotaojian · 发表于 2014-11-13 22:21:49

只写最顶层的module name.

522526tl · 发表于 2014-11-13 22:30:19

回复 4# haotaojian
恩 3ks

helloamigos · 发表于 2021-12-1 14:46:27

为什么后面加个link?

shaoqi1013 · 发表于 2021-12-10 14:54:37

helloamigos 发表于 2021-12-1 14:46
为什么后面加个link?

建立reference library与logic library之间的连接

用户年轻化 · 发表于 2021-12-14 09:31:01

要是早点看到这个帖子就好了，谢谢icfbicfb的回答

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