fpga中锁相环

npn · 发表于 2014-10-8 23:09:21

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

fpga中的用锁相环产生时钟信号相比于用计数器进行分频有哪些优点，
看fpga中锁相环的结构，其前期的输入信号和后期的输出信号不也是通过计数器进行分频实现的吗

adamsogood · 发表于 2014-10-9 08:37:10

同问。

不过我个人认为，计数器分频无法导致计数器输出直接连接到bufg上。所以无法全局使用。

而pll的输出是可以的。

qsj8362234 · 发表于 2014-10-13 16:12:53

回复 1# npn

PLL 比计数器更加稳定相位噪声更好

iidestiny · 发表于 2014-10-15 09:14:09

同问。

不过我个人认为，计数器分频无法导致计数器输出直接连接到bufg上。所以无法全局使用。

而pll的 ...
adamsogood 发表于 2014-10-9 08:37

登录/注册后可看大图

计数器输出也是可以上bufg 的

diyangguang · 发表于 2014-10-15 10:17:15

受益匪浅

squirrel_216 · 发表于 2014-10-17 22:46:03

个人观点，pll对温度敏感一些，DCM可靠性适应性稍差一些，看使用环境吧。

gransport · 发表于 2014-10-17 23:00:13

DCM可以倍频，可以通过输出反馈实现输入输出相位对齐，偏移等。

glace12123 · 发表于 2014-10-18 00:06:31

你觉得是用PLL输出的时钟稳定，还是用寄存器打拍出来的时钟稳定？人家既然叫PLL，那么从时钟信号输出的jitter和skew上都有保证，而寄存器连续输出1、0、1、0能保证这些吗，万一那个做“反向门”的LUT离这个寄存器很远呢？延迟岂不是很大？布线工具可不是一定要把寄存器和LUT安排在同一个编程块内哦。
再者，PLL在FPGA内是靠近全局时钟线的，任意一个编程块内的DFF能靠近全局时钟线吗？别忘了，走上全局时钟线或者区域时钟线，才能算是稳定的时钟信号，PLL如果不走时钟线，即使输出信号稳定，到达个单元后也不一定好用。
还有，PLL内的分频电路，是实实在在的电路，不是用其它LUT或者DFF来模拟的，而且离PLL的其它模块单元非常近，信号输出肯定比FPGA内的LUT或者DFF好得多。

[求助] fpga中锁相环

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /2