dft 时 PLL怎么处理？

juniorm

我想请问在设计中含有PLL，且需要测transition的时候，
各位是怎么实现在test mode下 PLL的输出clock为固定的？
对PLL input信号如何处理？

感谢分享~~~

juniorm

回复 1# juniorm


    我在test mode下在PLL的输入信号端自己增加MUX,用test_mode来做选择，
    使test mode下PLL的输出时钟为固定频率。
    但是在仿真的时候发现，tetramax产生的pattern,在不同vector的分界处PLL reference clock会有一段时间为低。
    这样导致PLL的输出会出现X，导致mismatch~~

    请各位帮忙给个意见~~ 感谢！！

xylyc521

回复 2# juniorm


   CTS阶段    PLL  的 输入信号设置成exclude 即可              pll 输出的func 时钟和dft 的时钟经过mux 选择的        切换到dft mode 下面不需要管func 那一边的时钟的

juniorm

回复 3# xylyc521

我现在是想要测transition.
在dft mode时，是让PLL的输出clock经过一个分频，产生fast clk连接OCC的fast clk.
所以在dft mode下，即使经过MUX,也是要考虑PLL clock的。。

hzdzkjly

回复 4# juniorm


    朋友，我现在也在研究OCC测试transition delay，遇到好多一些问题，朋友能够一起讨论讨论吧，交流一下经验，大家一起学习。

zhouzaijibao

juniorm 发表于 2014-9-24 16:04
回复 1# juniorm

pll boot-up 需要一定的时间才能输出稳定的func clk，然后这个func clk 会到OCC去，OCC output 就是scan clk。
你可以等pll boot up 结束之后再去跑test