终于，我也遇到了时序问题了（刚才发错地方了）

greenapl1985

最近遇到一些问题，代码里有两个20M时钟，一个是外部芯片的输入时钟，一个是片内PLL产生的20mHz。另外还有一个是33Mhz的PCI总线输入时钟。最初写代码时，我认为20MHz也不算高频，并且工程也不大， 于是就没有注意跨时钟域的处理和时钟约束，现在代码写完了，调试时遇到了很头疼的问题，就是代码不稳定。代码功能是对CCD进行图像采集，现在的运行情况，采到50几左右，图像就错掉了。
由于情况不稳定，无法设置准确的捕捉条件，我用signaltap捉了好几天才捉到几个造成不稳定情况的因素。主要如下：

1.状态机跳入了一个未知状态：同时处在了IDLE和READ状态。后来发现原因是：状态机工作在33MHz，而从IDLE到工作状态的跳转条件却是由一个20MHz时钟产生的，虽然33MHz采20MHz，理论上是没有什么问题，但是却导致了状态机跳转不稳定。后来我使用33兆时钟对20兆时钟打了两拍，就暂未出现以上情况。

2.DPRAM的读出数据存在毛刺。原因是：数据同步在片内PLL产生的20MHz，而写时钟却是片外输出的20兆时钟，可能造与写进去的时候就产生了毛刺，从而读出时也产生了毛刺。
        3.一个模块A产生一个20M时钟的低电平脉冲信号，当它传到另一个模块后，用同样的20M时钟去采，居然偶尔会出现采不到的情况。
        以上前两个问题，都是跨时钟域的信号没有进行处理造的，看来时钟问题真的是不管多大的频率都要注意啊，不然是后患无穷。
以前只是在看别人的文档时，了解到对于跨时钟域的信号可能会遇到种种问题，直到现在自己遇到了，才明白其重要性。只是现在还是不大明白，对第1个问题，为何解决方法是打两拍，因为理论是高频采低频是没问题才对啊。另外第2个问题，两个时钟都是20兆，频率一样的，可能只是相位不同，为何会出现毛刺呢？
        对于第3个问题，我真是无解啊，目前出来的错，都是第三个问题造成的，为何两个模块都工作在同一个时钟下，会出现漏采的情况呢

奋斗的小熊

可以帮忙代码分析。qq827492034童信设计--淘宝店

arthur_wang_orz

回复 1# greenapl1985
参考附件内的文章，关于clock domain crossing，看看读完能不能自己解释遇到的问题

成长中的原始人

第二个问题，加逻辑锁可以解决

lg57708612

感觉像是两个钟不同源，频率并不是完全相同造成的。

xiachaoabc

虽然33MHz采20MHz，理论上是没有什么问题   ???

wgej1987

第三个问题，如果两个模块时钟一样（连着同一个时钟）就不可能采错，20M不会出现SETUP，HOLD不满足。所以有可能是别的原因引起。

tmfjek

虽然33MHz采20MHz，理论上是没有什么问题   ???
xiachaoabc 发表于 2014-9-28 22:40

                               
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是能采到吧，稳不稳另说了。

greenapl1985

回复 6# xiachaoabc


   嗯，高频采低频，不是可以的么？

iidestiny

楼主最好找点时序分析的基础知识和跨时钟域传输的资料看看。
对于你的问题，时序约束到不到位，器件结构应用的合不合理都需要分析。
1. 33M 采20M 不是理论上没有问题的。如果打两拍就好了，需要看具体代码。单bit 信号打两拍可以说是做了跨时钟域处理。
2. 你说存在毛刺是什么情况？两个时钟是不是同步钟？不是同步钟会有问题的。
3. 时序约束做的怎么样？有没有上全局？
个人经验，再慢的时钟都有可能出问题。。。