如何在Allegro下使用Verilog-A模型进行信号完整性仿真？

chrischouchou · 发表于 2014-9-9 17:29:59

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下了个intel的ibis模型，其中几个高速接口的模型是verilog-A的，这个模型在Allegro里面怎么用啊，跟ibis的使用方法一样么？有相关教程的朋友希望分享一下，不胜感激！

a370690317 · 发表于 2014-9-10 00:27:31

发错地方了吧这里都是做IC的木有做电路的

chrischouchou · 发表于 2014-9-10 09:11:03

回复 2# a370690317

哦，我当时看有人在这里面发关于verilog-A的帖子，就在这发了，没想那么多，嘿嘿

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