如何使用Cadence的NCsim进行时序仿真（后仿真）？

freedos

你在VCS后仿时没有报timing violation吗？我没试过VCS仿出来是什么结果，但是ncsim仿的确实有问题
ringcoolh 发表于 2013-2-26 12:37

                               
登录/注册后可看大图

    我在VCS做后仿真的时候，没有报任何的timing violation，而且VCS的仿真选项配置是和NCSIM是一样的。

    所以我现在觉得NCSIM某些选项的默认配置和VCS不同，需要添加特别的参数选项。

freedos

现在发现，由于一般的SDF文件都是由Synopsys的PT工具产生的，故对VCS仿真的兼容性支持比较好，而对Cadence的NCSIM仿真器兼容性的支持不够好。

ringcoolh

我发现我报的timing violation全是仿真开始复位阶段出现的，复位之后报的只有异步时钟域上的伪路径时序问题（可以忽略），跑了一两个用例还没出错

freedos

我发现我报的timing violation全是仿真开始复位阶段出现的，复位之后报的只有异步时钟域上的伪路径时序问题 ...
ringcoolh 发表于 2013-2-26 13:41

                               
登录/注册后可看大图

    复位状态的timing 问题是可以忽略的。

    你复位后的“异步时钟域上的伪路径时序问题”是什么一个情况？能贴上来看看嘛？

dennisi123

回复 4# ringcoolh


   你好！我现在也遇到了同样的问题，是综合后仿真出现的。请问这个问题现在你解决了吗？我用的是ncsim来仿的

ringcoolh

回复 15# dennisi123


   现象是什么样的？一般timing violation如果是异步信号输入产生的，需要屏蔽这条路径的timing check，例如异步复位信号，这种timing violation是可以忽略的，因为其本身是异步的，逻辑里会做同步处理

dennisi123

回复 16# ringcoolh


   你好！我的是输入信号的问题：上升沿触发的寄存器的D和CLK都是直接连到外部的，在testbench里D是在CLK上升沿才变化的，综合后带sdf参数仿真的时候，发现这个寄存器总是有timingviolation，因为D和CLK变化几乎同时，不满足setup timing。请问这个问题我该怎么解决呢？是不是应该在testbench里将D改成在CLK下降沿变化，这样寄存器在上升沿就可以正常读了？如果都是上升沿变化该怎样仿真或者综合才不会有timing violoation呢？

ringcoolh

回复 17# dennisi123

你的D和CLK是外部输入，它们之间其实是异步，你让它们同沿只是最理想的情况，实际电路里这俩既可能同沿，也可能有延迟。所以CLK直接采外部的输入D，可能会出现不定态，逻辑上要做同步处理。如果已经对这一级DFF后面的逻辑做了同步处理，那么这第一个输入DFF的timing check就要屏蔽，不让仿真工具去check它，我记得ncsim里面用的是-tfile命令

dennisi123

回复 18# ringcoolh


   非常感谢你的回答！我的输入的D其实是从外部FPGA内的reg给的，是和CLK同步的，而且实际应该比CLK上升沿变化稍微晚一点。我现在把D改成在CLK下降沿处变化，这样我的芯片在CLK上升沿就可以读取D了，请问这样可以吗？是不是就不需要屏蔽timing check了？

ringcoolh

回复 19# dennisi123


你是FPGA设计么？如果D与CLK是同步的，D是CLK的上升沿launch那么只要CLK频率不是特别快，D路线不是特别长，CLK的下降沿采样D是可以满足建立保持时间的 ，不过要考虑CLK的频率，还有violation的slack大小。
在FPGA设计里因为资源有限的问题，逻辑太大会造成路径很长，因为局部资源占满了，工具只能往远的地方布置，导致路径延迟变大。所以解决timing violation，改逻辑是个有效的方法。