12b 160M pipeline ADC的 sfdr 只有53dB，求大侠帮忙看看！！

skymid

这样比较好debug，不然你全部搭建完，仿真，谁知道哪里的问题，不够直观吧

skymid

按我的经验吧，12bit的SFDR仿真应该在75dB以上，以前做过高度高精度的pipelinedADC

wuyanwei

回复 22# skymid


   你是用VerilogA把所有的子模块（如，开关，运放，数字校正等等）写出来然后再搭一个整体，还是把所有后级的adc功能用VerilogA写出来？能把代码让我参考一下嘛？

skymid

回复 23# wuyanwei   在搭建circuit level前，整个ADC是用VerilogA建模过的。代码已经没有了，当时学校的时候，在实验室的服务器里

wuyanwei

回复 24# skymid


   恩。知道啦，谢谢

wuyanwei

回复 22# skymid


   你说的12bit至少仿真到74dB的是 sfdr 还是 sndr ？

skymid

回复 26# wuyanwei
SFDR

wuyanwei

回复 27# skymid


   为什么呢？我问过许多人有说 sndr 的，有说看主要关注哪个的，也有说sfdr的。我觉得应该是sndr吧，作为仿真的话，没有考虑到热噪声和失配，唯一的非理想因素应该是建立误差和时序方面造成的其他误差，如果设计合理的话理论上sndr至少74dB吧？下图是我把2.5bit级换成1.5bit级的ramp仿真图，昨天忘了贴出来。明显还是有非线性。

skymid

回复 28# wuyanwei


   SNDR 对应有效位数，考虑了noise 的影响，一般是比SFDR低10dB左右，比如如果你设计比较好的话，SFDR可以达到80dB，那么你的SNDR一般就只有70dB左右，对于看哪个指标都重要，它们反映的方面不同而已

skymid

回复 28# wuyanwei


   仿真中可以加噪声和失配的，只要你的pdk包换这个noise model和mismatch model 信息。