通过组合逻辑产生的时钟质量如何保证？

fanny_haiyun · 发表于 2014-7-31 11:56:32

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设计思路：外部两个输入时钟clk1, clk2, 这两个时钟都是通过全局时钟引脚输入到FPGA中的，
在我的设计中，有时用clk1,有时用clk2,于是我写了一个组合逻辑来进行选择,大致逻辑如下：

reg clk3;
always @(......) begin
case(...)
      .. : clk3 = clk1;
      .. : clk3 = clk2;
endcase
end

生成的clk3用作所有时序逻辑中的时钟，always @(posedge clk3 or negedge rst) .....

问题：这样通过组合逻辑生成的clk3会不会质量不好，因而影响到我的功能设计呢？
      如果要获得很好质量的clk3，我应该如何设计呢？

000xjy000 · 发表于 2014-7-31 12:05:57

如果是xilinx的fpga，建议使用bufgmux原语

fanny_haiyun · 发表于 2014-7-31 18:13:39

回复 2# 000xjy000

问题已解决，谢谢！

smallro · 发表于 2014-8-1 15:36:06

这个东西不太好吧

smallro · 发表于 2014-8-1 15:37:08

时钟最好是不要作为逻辑输入使用

smallro · 发表于 2014-8-1 15:38:58

做芯片的要求是这样的

orlye · 发表于 2014-8-1 16:07:00

显然不好。时钟切换时容易产生毛刺。

东方之子yj · 发表于 2014-8-1 16:11:59

如果是xilinx的fpga，建议使用bufgmux原语
000xjy000 发表于 2014-7-31 12:05

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FPGA的话，我觉得应该是这样解决的吧。ASIC的话，后端做cts的时候，应该会处理吧。

那棵树没有生气 · 发表于 2018-10-26 10:22:24

请问楼主怎么解决的呀

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