请教用verilog写出的管子级电路可否用vcs仿真模拟？

arch_devil · 发表于 2014-7-9 10:55:54

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请教各位，用verilog写出来的包含nmos、pmos等电路如何仿真呢？因为需要模拟不同输入Vdd之变化对整个电路的影响，请问用vcs可以仿真么？或是必须verilog-a？

yckai007 · 发表于 2014-7-9 11:31:51

回复 1# arch_devil

把verilog 转成spice 用 fastspice 仿真器仿，如finesim xa

arch_devil · 发表于 2014-7-9 12:30:49

感谢回复，好像的确需要spice这类工具来仿真。
在下能用到cadence virtuoso，可以把电路生成spectre netlist。另外还有个问题想请教，比如我画了一个电路之后可以生成spectre netlist，但是如果输入输出端口很多（如64位加法器，上百个端口），生成的netlist文件里边还是以单个bit来显示的，不像verilog可以以input [63:0]这种方式表示，这样的话写仿真文件设置信号会非常麻烦，需要很多行，我知道可以生成脚本，但是否有如[63:0]这种简便方式来设置输入信号的呢？十分感谢！

djhme · 发表于 2014-7-9 13:32:44

都是Verilog应该是可以仿真的。Verilog-a是仿真模拟电路的

oitop · 发表于 2014-7-10 12:26:18

模拟当然上spice了

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