关于用Verilog写一个UART模块的问题

jinpukun · 发表于 2014-6-25 19:44:05

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想请教一下用Verilog写一个UART时应该有多少个子模块，还有就是FIFO应该怎么写。关于里面的好多标志位有点头晕。。

polozpt · 发表于 2014-6-25 20:55:54

回复 1# jinpukun

应该由rx、tx、波特率模块组成

polozpt · 发表于 2014-6-25 21:01:47

回复 1# jinpukun

感觉fifo即进既出就可以啦不用那末复杂

tianrongcai · 发表于 2014-6-26 14:35:23

写成component 就可以了

r35748 · 发表于 2014-6-26 20:10:27

真的码

jinpukun · 发表于 2014-6-27 15:38:54

回复 2# polozpt
感觉rx tx的移位寄存器缓冲寄存器和fifo的功能类似啊

jinpukun · 发表于 2014-6-27 15:40:21

回复 3# polozpt

在FIFO里考虑到uart的各种中断如RDA CTI这些应该怎么去实现啊。。。。

jinpukun · 发表于 2014-6-27 15:41:36

回复 4# tianrongcai

能再具体点吗谢谢。。

layueliuhuo · 发表于 2014-6-27 16:12:14

接收：串行转并行模块->接收FIFO模块->数据使用模块
发送：产生数据->发送FIFO->并行转串行模块

layueliuhuo · 发表于 2014-6-27 16:17:31

RDA CTI的实现跟设置的触发深度有关，只要有个FIFO数据的计数，知道FIFO里有多少个数据跟触发深度比较，立相关标志，处理器查询或产生中断就行

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