PLL锁相环不工作

bitwxd · 发表于 2014-6-23 08:04:52

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各位大大，紧急求助，求各位大大不吝赐教。问题描述如下：
1. 采用cyclone V器件，用的是clk1p单端输入，时钟频率5.5M；
2. 调用pll 的ip核，发现pll环没有输出，利用signaltap抓数据，采用输入管脚作为触发时钟，发现clkin输入一直为低。即便是有采样问题，但也应该偶尔有高吧。
感觉是cyclone v的配置问题，但从datasheet上找不到原因。现在可以确定管脚有时钟输入，但是否是该时钟不满足fpga的时钟要求呢？为什么pll锁相环会没有输入？请大家不吝赐教。多谢

steven_sh · 发表于 2014-6-26 08:16:59

IO上有信号但PLL的clkin输入端没有信号？那要看看从时钟IO到PLL输入端是否有问题，可以换一个IO作为时钟输入试试看

alvinox · 发表于 2014-6-26 09:10:04

范德萨范德萨范德萨发到付

alvinox · 发表于 2014-6-26 09:11:41

回复 3# alvinox

飞洒发的说法是打发士大夫

bitwxd · 发表于 2014-7-3 14:12:24

回复 2# steven_sh

多谢您的热心解答。现在只能重新制版，等下一版回来再尝试；因为原先设计的是采用LVDS的时钟信号，结果原先设计有问题。所以才不得不尝试改用单端输入。
请问这个时钟幅度有要求吗？我翻遍cyclone V的手册都没有找到要求。

autim · 发表于 2014-7-18 21:32:11

试一下一个REG会不会有输出，如果有，那可能就是PLL不工作，
如果没有，就看一看，是否CLK真的进入到FPGA内部，是不是有虚焊之类的问题

[求助] PLL锁相环不工作

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