cadence中数字电路描述语言问题？

confiope · 发表于 2014-3-5 16:41:28

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请教大家一个问题，在cadence中数字电路描述语言一般是verilogA，
这个语言好像与VERILOG不一样，
如何用verilogA实现D触发器呢？
另外在联合仿真的时候如何给D触发器加电压呢？

flyelectron · 发表于 2014-3-6 10:22:51

verilog a 是模拟用的吧

confiope · 发表于 2014-3-6 10:48:19

回复 2# flyelectron

那如何在SPECTRe实现数字模拟混合仿真呢

rockforever · 发表于 2014-3-7 03:56:53

可以实现的，你可以网上搜code。
example：
module V_d_ff(q, qbar, clk, d);
input clk,d;
output q,qbar;
voltage q, qbar, clk, d;
parameter real tdelay = 5n from [0:inf),
            ttransit = 5n from [0:inf),
            vout_high = 5,
            vout_low  = 0 from (-inf:vout_high),
            vth    = 1.4;

integer x;
analog
begin
@(initial_step) x = 0;

@(cross(V(clk) - vth, +1 )) x = (V(d) > vth);

V(q) <+ transition( vout_high*x  + vout_low*!x, tdelay, ttransit );
V(qbar) <+ transition( vout_high*!x + vout_low*x,  tdelay, ttransit );
end
endmodule

confiope · 发表于 2014-6-16 09:28:40

回复 4# rockforever

非常感谢您！
如果要再DFF中加清零信号clr呢？
该怎么设？

rockforever · 发表于 2014-6-16 23:26:16

回复 5# confiope

这个实现起来同verilog很像，你该去看看基本的veriloga的语法。依葫芦画瓢就能实现。

more-bug · 发表于 2020-10-20 16:07:54

你好，我想问一下，在进行数字电路仿真的时候，保存时出现了路径错误是什么原因，您有遇到吗？
cannot find x mvlog executable from your path.please update your path to point to the corrent executable or use vmsNcvlogExecutable variable to specify the excutable to use.