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haohao020 · 发表于 2014-5-21 21:27:08

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本帖最后由 haohao020 于 2022-5-6 11:48 编辑

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lccchc · 发表于 2014-5-26 13:48:49

是指时钟的后半周期么，你的pre-amp是全差分的吧

icdane · 发表于 2014-5-26 13:55:30

没问题....

lccchc · 发表于 2014-5-26 15:42:29

碰到同样问题，本来一端应该保持在共模电平的，但是比较后电位会变高，导致低位比较的结果出错

hg285808684 · 发表于 2014-5-26 17:57:43

这个是开关电荷的注入，使用dummy或者使用传输门可以消除，全差分结构的ADC是不用考虑这个问题的

lccchc · 发表于 2014-5-26 19:18:10

回复 5# hg285808684

用的是下极板采样，而且下极板的开关已用传输门了，时序也没什么问题，采样开关的电荷注入应该没什么影响了吧?

haohao020 · 发表于 2014-5-27 09:16:35

回复 5# hg285808684

我用的是全差分输入，采样开关用的是传输门，即使加上减小电荷注入的dummy管，结果还是没有改变，况且每次比较完之后的保持状态电平还是上移，是不是和使用工艺有关（我用的是55nm）？

fishinglee · 发表于 2014-5-27 10:13:00

你可以用一个开关将比较器的输入端在一个转换周期后拉在一起

haohao020 · 发表于 2014-5-27 19:25:02

回复 8# fishinglee

转换周期后比较器输入端短接？？？不是很明白

lccchc · 发表于 2014-5-28 10:39:27

考虑下amp差分对管的寄生电容与unit C 的关系

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