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[求助] 求助,pipelined ADC 信噪失真比随输入频率上升严重下降

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发表于 2014-4-30 16:16:03 | 显示全部楼层 |阅读模式

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搭建了一10位Pipelined ADC,时钟60M,去除了前端SH,低频时9.78位,随输入频率升高到了19.5M时,降到了4.4位,找了许久不知问题出在了什么地方。求这方面的高手指点,可能是什么地方出了问题,将不胜感激。

相关帖子

发表于 2014-4-30 16:39:28 | 显示全部楼层
没有SH,对first stage MDAC 和 comparator 的 skew 要求比较高
发表于 2014-5-1 23:29:21 | 显示全部楼层
回复 1# 紫竹

是仿真结果还是测试结果啊?
 楼主| 发表于 2014-5-2 13:30:36 | 显示全部楼层
回复 3# didibabawu


    是仿真结果,cadence spectre
 楼主| 发表于 2014-5-2 13:35:43 | 显示全部楼层
回复 2# fuyibin


  请问一下, 对MDAC的有些什么要求呢?我的运放增益85,带宽300M,双通道ADC,单个流水级仿真时,建立和误差都满足要求,但是整体仿真结果就不好了。新生入门,还望详细解释。
发表于 2014-5-2 16:32:14 | 显示全部楼层

标题

回复 5# 紫竹

跟OPAMP没有关系,主要是比较器和采样开关之间有skew。由于没有SH,MDAC采样的值不一定是比较器见到的值,输入信号越快,这个现象越严重
 楼主| 发表于 2014-5-3 10:48:08 | 显示全部楼层
回复 6# fuyibin


    谢谢fuyibin的解释。还有,对于skew问题,sub_ADC的采样开关和MDAC的开关都为栅压自举开关,开关尺寸比例也按照采样电容的大小进行了设计,仿真时,输入20M正弦波,两者在采样开关关断时采样电压最大差值为300mV,而我的参考电压为正负1.6V,首级流水级为1.5bit/stage,300mV的差值也小于1 /4个参考电压的。还有,skew问题除了采样栅压自举开关之外,还有那些技术可以解决这个问题呢
 楼主| 发表于 2014-5-3 10:55:13 | 显示全部楼层
回复 6# fuyibin


    些fuyibin的释惑。另外,我的首级sub_ADC 和MDAC的采样开关采用了栅压自举开关,开关尺寸比例和个采样电容成比例,20M正弦输时,采样值最大相差300mV,小于我的0.25Vref(Vref为正负1.6V),为出现了严重失真。另外除了栅压自举开关为,解决skew问题还有那些技术呢?
 楼主| 发表于 2014-5-3 13:28:55 | 显示全部楼层
回复 6# fuyibin


    谢谢fuyibin的释惑。sub_ADC和MDAC的采样开关采用了栅压自举开关,开关尺寸比例与采样电压比例一致,20M正弦波输入时,两者最大差值为300mV左右,小于0.25Vref,还是出了问题。另外,解决skew除了栅自举开关之外,还有那些技术呢,或注意什么问题呢?
 楼主| 发表于 2014-5-3 13:29:40 | 显示全部楼层
回复 6# fuyibin


     谢谢fuyibin的释惑。sub_ADC和MDAC的采样开关采用了栅压自举开关,开关尺寸比例与采样电压比例一致,20M正弦波输入时,两者最大差值为300mV左右,小于0.25Vref,还是出了问题。另外,解决skew除了栅自举开关之外,还有那些技术呢,或注意什么问题呢?
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