关于insertion dealy的纠结。

lb_Mvp

今天做到CTS这一步，goals of CTS 其中之一就是min insertion delay。
不太懂insertion delay的意思，便去查阅了User Guide，上面是这么写的：
Source latency, also known as insertion delay, is the time it takes for a clock to be propagated from its ideal waveform origin point to the clock definition point in the design

然后在论坛上查了下，有人是这样解释：
Insertion delay是指clock root pin和flip flop的clock sink pin之间的延时。

这两句话明显不是一个意思，有没有很懂的行内人帮我确定下哪个是对的，并说说自己的看法呢.

lb_Mvp

发现点东西。
During clock tree synthesis, the tool considers only the clock tree timing goals. It does not
consider the latency (as specified by the set_clock_latency command) or uncertainty (as
specified by the set_clock_uncertainty command).
是不是CTS的insertion delay和set_clock_latency指定的insertion delay不同，所以产生了问题中两者的差别？

zero_0

回复 1# lb_Mvp


    请问是哪个User guide？
    一般 insertion dealay 指的是 network latency.

lb_Mvp

回复 3# zero_0


    eetop.cn_Timing Constraints and Opt user guide.pdf (2.33 MB, 下载次数: 95 )

2014-4-28 20:24 上传

点击文件名下载附件

就是这个，你可以看看。里面讲得insertion delay和network delay是两个不同的概念，它们合起来组成了total latency

lunluoren8

静等大神解答

lb_Mvp

回复 5# lunluoren8


   大神不来额。。

破红尘

回复 6# lb_Mvp


    上面说的很清楚啊，insertion delay know as source latency. 是PLL到 definition clock point的。network delay 是definition point 到DFF CK pin