初学者求助testbench一个问题

h1_x2_r3

我编译testbench文件的时候一直报错：
** Error: D:/1Myproject/testbench/LEDL_tp.v(1): near "timescale":  expecting: LIBRARY CONFIG
** Error: D:/1Myproject/testbench/LEDL_tp.v(1): near "EOF":  expecting: EVENT INTEGER REAL REALTIME REG TIME AUTOMATIC IDENT STRING


不知道什么意思，我的源程序如下：
`timescale 1ns/1ns
module LEDL_tp;
    reg clk,reset;
    wire[7:0] out;
    parameter DELY=10;
    LEDL myLEDL(
         .sys_clk(clk),
         .sys_rst_n(reset),
         .LED(out)
         );
initial begin
    clk=0;
    forever
    #(DELY) clk=~clk;
end

initial begin
    reset=0;
    #(DELY*625000) reset=1;
    #(DELY*625000) reset=0;
    #(DELY*625000) $finish;
end
endmodule
非常感谢！

h1_x2_r3

回复 1# h1_x2_r3


   请大家帮我解决下吧，确实很着急啊，非常感谢！

立青

是不是第一行结尾处有个结束符啊，删了重新敲一遍看能行不。。

h1_x2_r3

回复 3# 立青


   试了还是没有用啊，大哥

wys093

endmodule后没有分号，那么第一行module LEDL_tp;这个分号应该没有吧

h1_x2_r3

回复 5# wys093


   照着你说的改了，还是没有用啊，大哥

orlye

如果报一个文件的第一行出错的话，很可能是上一个文件没正常结束。
能把LEDL_tp.v的上一个文件也贴出来看看吗？

h1_x2_r3

回复 7# orlye

module LEDL (               
input             sys_clk             ,   
input             sys_rst_n           ,

output reg [7:0]  LED                 
              );


  
reg    [2:0]             counter             ;
reg    [24:0]            count               ;


always @(posedge sys_clk or negedge sys_rst_n) begin
        if (sys_rst_n ==1'b0)
            count <= 23'b0;
        else if ( count == 23'd1090250000 )
            count <= 23'b0;

  else
            count <= count + 23'b1;
end

always @(posedge sys_clk or negedge sys_rst_n) begin
        if (sys_rst_n ==1'b0)  
            counter <= 3'b0;
        else if ( count == 23'd1090250000)
            counter  <= counter + 3'b1;
        else ;
end

always @(posedge sys_clk or negedge sys_rst_n) begin
        if (sys_rst_n ==1'b0)
            LED <= 8'b0;
        else begin
            case (counter)
                 3'd0     : LED <= 8'b10000000   ;
                 3'd1     : LED <= 8'b01000000   ;
                 3'd2     : LED <= 8'b00100000   ;
                 3'd3     : LED <= 8'b00010000   ;
                 3'd4     : LED <= 8'b00001000   ;
                 3'd5     : LED <= 8'b00000100   ;
                 3'd6     : LED <= 8'b00000010   ;
                 3'd7     : LED <= 8'b00000001   ;   
                 default   : LED <= 8'b00000000   ;   
            endcase
        end         
end


endmodule

h1_x2_r3

回复 8# h1_x2_r3


   总共两个文件嘛：LEDL.v
LEDL_tp.v

huiyuanai3

可以用文本编辑器打开两个文件看看，有没有什么特殊符号，之前碰到在modelsim里面怎么看都没问题，用vim打开一看，module声明的地方有个特殊符号。
另外modelsim工程建的是否有问题，可以考虑重建工程，工程建在一个干净的，没有其他文件，没有中文的路径。