set max delay/set min delay

wrl201 · 发表于 2014-3-25 11:50:33

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我有一组信号，从FPGA的pin脚输入，经过内部组合逻辑选作后，从PIN脚输出。
现在为了保证这一组信号，信号之间延时的一致性（从输入到输出信号之间延时的差值不要太大），
使用set max delay和set min delay进行约束，这样合适吗？能达到我想要的效果吗？还是要用其他约束

mudu86 · 发表于 2014-3-25 16:43:53

set max delay 和 set min delay 可以用于约束任何路径，如何使对输入和输出进行约束建议使用set_input_delay 和 set_output_delay，这2条语句可以控制输入输出的延迟

wh1105 · 发表于 2014-3-25 21:31:04

The best solution is set IOB = FORCE ~~

wrl201 · 发表于 2014-3-26 10:30:42

set max delay 和 set min delay 可以用于约束任何路径，如何使对输入和输出进行约束建议使用set_input_del ...
mudu86 发表于 2014-3-25 16:43

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set input delay/output delay,个人理解在源同步接口设计时使用，我这里的应用，从管脚进直接出，不经过时序逻辑

wrl201 · 发表于 2014-3-26 10:31:48

The best solution is set IOB = FORCE ~~
wh1105 发表于 2014-3-25 21:31

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我这里纯组合逻辑，不需要使用IOB中的寄存器，只需要保证这组信号信号间延时的一致性

[讨论] set max delay/set min delay