处理变化数据速率的问题

qiudanyi1 · 发表于 2014-2-28 10:31:50

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各位大神，请问在FPGA中是如何处理，输入数据速率不定然后转化成输出数据速率稳定的情况的？

buley · 发表于 2014-2-28 10:33:40

用fifo，异步时钟处理。

qiudanyi1 · 发表于 2014-2-28 10:35:16

回复 2# buley
怎么去确定读时钟呢？输进来的数据速率是不稳定的，怎么讲数据稳定的采样到FIFO中?

buley · 发表于 2014-2-28 10:50:27

回复 3# qiudanyi1

你外部数据进来的时候没有参考时钟么？还是说需要从数据中提取时钟，这些得搞清楚。

qiudanyi1 · 发表于 2014-2-28 12:52:16

回复 4# buley 输入数据是普通网线上的传输的数据，没有时钟，就是两对差分信号，我就是想透明传输，把输进来的数据转变一下速率，输出去

buley · 发表于 2014-2-28 12:58:18

回复 5# qiudanyi1

网线上传输的数据据我所知应该是先到一个PHY芯片，然后转换成GMII或RGMII或SGMII接口再到FPGA，PHY芯片是会将数据时钟提取出来的。这都是很成熟的设计。

qiudanyi1 · 发表于 2014-2-28 15:01:50

回复 6# buley

哦，这样的啊，我们选用的是MAC和PHY集成在一起的芯片，这样是不是就比较麻烦了啊？加小弟QQ137682978求指导啊

buley · 发表于 2014-3-2 00:44:08

回复 7# qiudanyi1

这样更好用。

qiudanyi1 · 发表于 2014-3-3 11:43:08

回复 8# buley

大神，小弟最近很郁闷，一直没搞明白，怎么将网线上的数据进行速率转换，另外以太网芯片出来的数据是稳定速率的吗？期待大神的指导，万分感谢啊！

buley · 发表于 2014-3-3 22:50:18

回复 9# qiudanyi1

那个时钟可能不稳定，但是可以作为参考时钟，然后让你的fpga内部做一个锁相环去让你的板载vcxo同步到这个参考时钟上，就ok了

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