怎么固定Xilinx FPGA某个模块

nj_yanglu

如题，先手上有一个项目，负责某个接口模块的调试。我在自己但体测试中已经OK，拿到的数据没有错误，但是把此模块加入到整个工程后，发现拿到的数据却有错误了，信号也放进了 IOB中的IFF，约束也加了，位置约束，ILOGIC的位置约束，时序约束都加了，但是却结果不一样，很是头疼。以往的开发经验，单体OK，基本整体也是OK的，这次是第一次出现。用的器件是XILINX SP6 45T .

down_load

错误的原因你搞清楚了吗

silencex8

你的模块应该会与其他功能模块相互通信，看看通信有没有按照预期的规则进行
从你的描述来看，如果资源没有达到80%以上，频率没有很高的话，是不会出现问题的

nj_yanglu

回复 2# down_load


   不要搞的很**的样子！有话直说，说这些有意义么？错误原因没搞动啊！请“大师”指点下！

nj_yanglu

回复 3# silencex8


   资源应该没有达到，我是担心我的整体设计上还有两个DDR2 ，怕跑起来对信号本身有干扰。我记得好像有先把一个模块综合好，具体应该不是 NGC阶段，然后添加到整个工程，保证添加的模块位置跟单体的一样。

574920045

淡定！都要虚心学习哦，学无止境！！！！

yadog

楼上两位，年都还没过完，不易动怒啊

大家就事论事，互退一步

P.S.  lz试过降频能OK吗？

nj_yanglu

回复 8# yadog


   谢谢回复，降频会好些，但没有彻底解决。其实我遇到的情况是，单体即使不降频也是跑的OK的，我用chipscope抓出的数据没有错误，但是上了整体，数据就会有错了，我试着把位置路径都约束了结果还是没彻底解决，而且还出现每次不同综合后的结果会不一样，有时错误少点，有时错误很严重。

yadog

回复  yadog

单体是好的，说明了设计是无误的；但是作为整体的一部分后，由于资源被挤占，难免会给某些单元及信号带来布局及布线方面的困难。

如果资源够多及设计允许的话，在区域约束上，试着把你的模块离DDR这种较复杂的模块尽量远些，看看能否有所改善。


另外在总体设计中包含chipscope也会影响布局布线，最好先不加。


不过你可以贴下你各项资源使用情况及报错（或者严重警告）的信息，看看潜水的大仙们有何高招。。。





   谢谢回复，降频会好些，但没有彻底解决。其实我遇到的情况是，单体即使不降频也是跑的 ...
nj_yanglu 发表于 2014-2-21 10:24

                               
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falloutmx

你得确定数据在哪个环节错了。如果资源都够的话，把单个模块都编成ngc，再合起来。