PLL锁定后有固定的phase error？

clarkson2007 · 发表于 2014-1-1 10:51:49

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PLL锁定后（VCTRL电压基本稳定），发现UP和DOWN输出有固定的phase error，请教大家一下，这是什么原因造成的？其中Fref=100M，FB_DIV=20，FOUT=2G，phase error有180ps左右。

fuyibin · 发表于 2014-1-1 10:54:18

charge pump mismatch , leakage current or other issue

rong00i8 · 发表于 2014-1-1 12:17:12

limited dc gain

zmw1986 · 发表于 2014-1-3 09:37:10

这个肯定会有。

clarkson2007 · 发表于 2014-1-3 17:28:44

但是这个比较大，看了CP的mismatch，还可以。不知道还会有其它什么原因吗

ygchen2 · 发表于 2014-1-4 04:51:46

一定是什么地方在工作状态下有比较明显的Mismatch需要平衡，否则相位差不应该需要很大系统才能稳定下来。你看到的CP的Mismatch还可以是个什么概念？是怎么看的？

clarkson2007 · 发表于 2014-1-4 09:20:46

用PFD+CP，然后在PFD的输入端加上同频同相的时钟，CP的输出端固定一个电压，跑tran，然后看UP和DOWN的电流匹配情况。
我的KVCO比较大，有>10GHz左右，不知道会不会是这个原因造成的?

mcgrady · 发表于 2014-1-4 14:59:35

用PFD+CP，然后在PFD的输入端加上同频同相的时钟，CP的输出端固定一个电压，跑tran，然后看UP和DOWN的电流匹 ...
clarkson2007 发表于 2014-1-4 09:20

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直流Mismatch不代表瞬态没有Mismatch
如果是CP的问题，那应该是输入的固定相位差恰好让VCO输入电压充放电相等
PS：参考RAZAVI Page460 第三段

rong00i8 · 发表于 2014-1-4 19:21:36

还没有搞定哦？
你的cp架构是啥样的，你可以看看spark电流

swjtuli · 发表于 2014-1-5 11:16:10

会有固定的phase error，PFD自身的原因/cp的电流源与电流层电流的差别/都会

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