PLL无法锁定

ipmsn5 · 发表于 2013-11-21 12:56:45

观察一下VCO的频率是多少。

ipmsn5 · 发表于 2013-11-21 13:00:44

sorry, 我的带宽算错

那如果damping也没有问题的话，就不是啊环路稳定性的问题。

bigfox · 发表于 2013-11-21 13:05:14

回复 27# ipmsn5

想回复你可是一直显示管理员要审核帖子。。。damping和相位裕度有关，这个环的裕度估算是50°~60°。

ipmsn5 · 发表于 2013-11-21 13:21:04

管理员是不是觉得我们在灌水，
如果是你的KV只有100Mhz、V，所以应该用了multiply VCO curve.会不会在换VCO
曲线的时候出现不连续从而导致不锁定的。

bigfox · 发表于 2013-11-21 13:25:21

回复 24# ipmsn5

我今天回复帖子一直这样，不清楚为何。确实用了4bit的电容阵列，然后选中其中一条curve达到目标频率，没有进行bit的切换。我恢复了10ps的精度在进行仿真，不知道能否解决这个问题。

bigfox · 发表于 2013-11-21 13:31:52

回复 24# ipmsn5

这是出现波动时的up/dn信号，我观察PFD的输入，直观上看波动的产生是因为两路输入的相位完全一致了，理论上应该会有一个小的相位差来抵消CP的mismatch，于是环路又重新调整，以此反复。

ipmsn5 · 发表于 2013-11-21 14:46:01

晕，分成3栏，要不什么也看不到。

wfcawy · 发表于 2013-11-21 15:13:48

the simulation accuracy should be at least 1/3 smaller than the VCO highest period , please use the default simulation accuracy in moderate mode.

bigfox · 发表于 2013-11-21 16:54:05

up/dn
回复 27# ipmsn5

bigfox · 发表于 2013-11-21 16:56:18

回复 28# wfcawy

现在已经设置为1/10的周期在仿真，思考了下，是不是因为PFD比较两个信号时在采样点上的差别，导致了控制电压的不同？

[求助] PLL无法锁定