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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › 关于LDO的环路
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查看: 3014|回复: 7

[原创] 关于LDO的环路

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羊尾巴
发表于 2013-11-6 19:56:18 | 显示全部楼层 |阅读模式

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LDO仿环路时，瞬态都正常，可是仿DC的时候就有问题了，总是不收敛，而且输出总是起不来……在网表中修改ITL1,ITL2,ABSTOL,VNTOL可以跑得过去！可个人觉得问题还是出在电路中，可是弄了一周都没有找到问题的关键所在，还请各位前辈们指点迷津！（发个牢骚，做项目没有人带，觉得好有挑战啊………………）
而且, 项目

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chaojixin
发表于 2013-11-7 11:16:05 | 显示全部楼层
看看稳态下有没有节点到其他地方阻抗无穷大，比如某一点与其他点的连接都是通过电容连的
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shaq
发表于 2013-11-7 20:09:36 | 显示全部楼层
請問你的架構是哪種的？  VREF 是從哪個節點拉出的？
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羊尾巴
 楼主| 发表于 2013-11-7 23:31:11 | 显示全部楼层
回复 2# chaojixin


   谢谢你的关注与解答！通过今天一天的努力，找到了一些原因，确实是稳态时候的问题，导致了不收敛！希望明天再加油能够解决问题！
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羊尾巴
 楼主| 发表于 2013-11-7 23:32:56 | 显示全部楼层
回复 3# shaq

这就是我的基准电路！感谢你的关注！
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羊尾巴
 楼主| 发表于 2013-11-7 23:34:12 | 显示全部楼层
回复 3# shaq
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羊尾巴
 楼主| 发表于 2013-11-7 23:35:27 | 显示全部楼层
回复 4# 羊尾巴


   图片又挂了……你可以看看这个帖子！就是我的基准！http://bbs.eetop.cn/thread-423945-1-1.html
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dscd1900
发表于 2013-11-15 17:01:33 | 显示全部楼层
使用较高版本的hspice更够有效地解决dc收敛性问题，
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