formality验证中有很多rtl文件在read时如何读入

zhiyuan6 · 发表于 2013-11-6 09:54:41

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后端新手请教： formality验证中有很多rtl文件在read时如何读入，只读入顶层文件还是全都要读入，全部读入太多了啊，读入顶层文件有的变量又不认识，怎么办？求指点。。。。。谢谢

zero_0 · 发表于 2013-11-6 10:51:34

当然是把整个Design都读进去，debug的时候可以把某些模块设成 black box

cool_lovexia · 发表于 2013-11-6 11:09:01

set all_rtl [ list xxx.v xxx.v xxx.v xxx.v ]
read_verilog -container r ${all_rtl}

zhiyuan6 · 发表于 2013-11-6 15:10:46

回复 2# zero_0
我是要分析一个MCU，有很多RTL文件，而且位置比较分散，不可能一个个加吧？？？

zhiyuan6 · 发表于 2013-11-6 15:12:42

回复 3# cool_lovexia
我是要分析一个MCU，有很多RTL文件，而且不在一个目录里边，有没有其他办法呢？？？

zhiyuan6 · 发表于 2013-11-6 15:21:43

是不是需要设置search_path之类的路径啊，求大牛指导

cool_lovexia · 发表于 2013-11-6 16:18:49

回复 6# zhiyuan6

search_path 可以用来寻找lib/db ,但是能不能用来寻找网表就不清楚了，估计是不能。你最好自己写一个tcl脚本把这些网表路径抓出来。

cool_lovexia · 发表于 2013-11-6 16:25:54

回复 6# zhiyuan6

最简单直接的办法，谁做综合，让他给你一个rtl list 就ok了

zhiyuan6 · 发表于 2013-11-6 19:30:52

回复 8# cool_lovexia
明白了，谢谢哈

zhiyuan6 · 发表于 2013-11-6 21:13:31

回复 7# cool_lovexia
请问大牛：我自定义的很多RTL代码是不是可以生成lib或db文件，然后再引用这个文件呢

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