ICC中sdc的问题

chanshi634 · 发表于 2013-10-21 10:11:14

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请问，在ICC中，place，cts，route的过程中，分别read 的sdc需要做什么改动？为什么？谢谢诸位大神》。。

chunjiahua · 发表于 2013-10-21 11:07:33

需要改动？我记得只是cts时需要改动clock_uncerntainty

chanshi634 · 发表于 2013-10-21 11:32:44

回复 2# chunjiahua

就是把clock的uncertaintyset小一些还是set为0？另外sdc中的ideal_network，clock_transition和clock_latency等要注释掉吗，还是pt会自动忽略这些settings？BTW，set_case_analysis和set_logic_zero/one有什么区别？

chanshi634 · 发表于 2013-10-21 12:34:44

顶，坛子里的timing大牛快显身啊~~~~~~~~~

chanshi634 · 发表于 2013-10-21 12:46:19

追问一个问题：sdc中定义的virtual clock，它的作用仅仅是为了定义set_input_delay和set_output_delay么？做block的时候，在做完cts做route的时候需要注释掉么？

chanshi634 · 发表于 2013-10-21 17:27:47

自己顶一个，各位大牛应该快下班了吧~~~~~~~~~~~

995331220 · 发表于 2013-10-21 18:11:58

virtual clock 是为了设置相对的input output

我一直没改SDC

chanshi634 · 发表于 2013-10-21 19:06:47

回复 7# 995331220

你做的多少nm的工艺啊？我举得cts之后，route的时候应该把uncertainty改小一点吧，vclk这部分我以为没搞明白到底要不要改

995331220 · 发表于 2013-10-21 20:01:14

回复 8# chanshi634

现在做的是110的，我新手的，不太懂这个。

chyauchyau · 发表于 2013-10-21 21:28:05

placement - sdc要確定是要function mode or test mode去optimize,選速度最快地所以要看set_case_analysis有沒有正確,uncertainty就自己去調整了
cts -sdc要確定用function mode or test mode去長tree,確定set_case_analysis有沒有正確
cts之後要確定 virtual clock有沒有設(長tree 之前沒差),不然boundary timing會不正確
uncertainty都是看你要卡多少沒說要多少,要根據各家tapeout check list

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